設計包含
積體電路設計的流程一般先要進行軟硬體劃分，將設計基本分為兩部分：晶片硬體設計和軟體協同設計。晶片硬體設計包括：
1．功能設計階段。
設計人員產品的套用場合，設定一些諸如功能、操作速度、接口規格、環
境溫度及消耗功率等規格，以做為將來電路設計時的依據。更可進一步規劃軟
件模組及硬體模組該如何劃分，哪些功能該整合於SOC 內，哪些功能可以設
計在電路板上。
2．設計描述和行為級驗證
功能設計完成後，可以依據功能將SOC 劃分為若干功能模組，並決定實現
這些功能將要使用的IP 核。此階段間接影響了SOC 內部的架構及各模組間互
動的訊號，及未來產品的可靠性。
決定模組之後，可以用VHDL 或Verilog 等硬體描述語言實現各模組的設
計。接著，利用VHDL 或Verilog 的電路仿真器，對設計進行功能驗證（function
simulation，或行為驗證 behavioral simulation）。
注意，這種功能仿真沒有考慮電路實際的延遲，也無法獲得精確的結果。
3．邏輯綜合
確定設計描述正確後，可以使用邏輯綜合工具（synthesizer）進行綜合。
綜合過程中，需要選擇適當的邏輯器件庫（logic cell library），作為合成邏輯
電路時的參考依據。
硬體語言設計描述檔案的編寫風格是決定綜合工具執行效率的一個重要
因素。事實上，綜合工具支持的HDL 語法均是有限的，一些過於抽象的語法
只適於作為系統評估時的仿真模型，而不能被綜合工具接受。
邏輯綜合得到門級網表。
4．門級驗證（Gate-Level Netlist Verification）
門級功能驗證是暫存器傳輸級驗證。主要的工作是要確認經綜合後的電路
是否符合功能需求，該工作一般利用門電路級驗證工具完成。
注意，此階段仿真需要考慮門電路的延遲。
5．布局和布線
布局指將設計好的功能模組合理地安排在晶片上，規劃好它們的位置。布線則指完成各模組之間互連的連線。注意，各模組之間的連線通常比較長，因此，產生的延遲會嚴重影響SOC的性能，尤其在0.25 微米製程以上，這種現象更為顯著。 目前，這一個行業仍然是中國的空缺，開設積體電路設計與集成系統專業的大學還比較少，其中師資較好的學校有 上海交通大學，哈爾濱工業大學，哈爾濱理工大學，東南大學，西安電子科技大學，電子科技大學，復旦大學，華東師範大學等。這個領域已經逐漸飽和，越來越有趨勢走上當年軟體行業的道路。
設計過程
1.電路設計
依據電路功能完成電路的設計。
2.前仿真
電路功能的仿真，包括功耗，電流，電壓，溫度，壓擺幅，輸入輸出特性等參數的仿真。
3.版圖設計（Layout）
依據所設計的電路畫版圖。一般使用Cadence軟體。
4.後仿真
對所畫的版圖進行仿真，並與前仿真比較，若達不到要求需修改或重新設計版圖。
5.後續處理
將版圖檔案生成GDSII檔案交予Foundry流片。
