![ASIC[積體電路]](/img/5/339/nBnauM3XwIjM5QzNzkjN4QzMzQTM4ITM0IDMxADMwAzMwIzL5YzL1EzLt92YucmbvRWdo5Cd0FmLxE2LvoDc0RHa.jpg "ASIC[積體電路]")
分類
ASICASIC分為全定製和半定製。全定製設計需要設計者完成所有電路的設計，因此需要大量人力物力，靈活性好但開發效率低下。如果設計較為理想，全定製能夠比半定製的ASIC晶片運行速度更快。半定製使用庫里的標準邏輯單元(Standard Cell)，設計時可以從標準邏輯單元庫中選擇SSI(門電路)、MSI(如加法器、比較器等)、數據通路(如ALU、存儲器、匯流排等)、存儲器甚至系統級模組(如乘法器、微控制器等)和IP核，這些邏輯單元已經布局完畢，而且設計得較為可靠，設計者可以較方便地完成系統設計。
現代ASIC常包含整個32-bit處理器,類似ROM、RAM、EEPROM、Flash的存儲單元和其他模組. 這樣的ASIC常被稱為SoC(片上系統)。
FPGA是ASIC的近親，一般通過原理圖、VHDL對數字系統建模，運用EDA軟體仿真、綜合，生成基於一些標準庫的網路表，配置到晶片即可使用。它與ASIC的區別是用戶不需要介入晶片的布局布線和工藝問題，而且可以隨時改變其邏輯功能，使用靈活。
設計
設計方法和手段經歷了幾十年的發展演變，從最初的全手工設計發展到現在先進的可以全自動實現的過程。這也是近幾十年來科學技術，尤其是電子信息技術發展的結果。從設計手段演變的過程劃分，設計手段經歷了手工設計、計算機輔助設計（ICCAD）、電子設計自動化EDA、電子系統設計自動化esda以及用戶現場可程式器階段。積體電路製作在只有幾百微米厚的原形矽片上，每個矽片可以容納數百甚至成千上萬個管芯。積體電路中的電晶體和連線視其複雜程度可以由許多層構成，目前最複雜的工藝大約由6層位於矽片內部的擴散層或離子注入層，以及6層位於矽片表面的連線層組成。就設計方法而言，設計積體電路的方法可以分為全定製、半定製和可程式IC設計三種方式。
全定製設計
ASIC全定製ASIC是利用積體電路的最基本設計方法（不使用現有庫單元），對積體電路中所有的元器件進行精工細作的設計方法。全定製設計可以實現最小面積，最佳布線布局、最優功耗速度積，得到最好的電特性。該方法尤其適宜於模擬電路，數模混合電路以及對速度、功耗、管芯面積、其它器件特性（如線性度、對稱性、電流容量、耐壓等）有特殊要求的場合；或者在沒有現成元件庫的場合。特點：精工細作，設計要求高、周期長，設計成本昂貴。
由於單元庫和功能模組電路越加成熟，全定製設計的方法漸漸被半定製方法所取代。在現在的IC設計中，整個電路均採用全定製設計的現象越來越少。全定製設計要求：全定製設計要考慮工藝條件，根據電路的複雜和難度決定器件工藝類型、布線層數、材料參數、工藝方法、極限參數、成品率等因素。需要經驗和技巧，掌握各種設計規則和方法,一般由專業微電子IC設計人員完成；常規設計可以借鑑以往的設計，部分器件需要根據電特性單獨設計；布局、布線、排版組合等均需要反覆斟酌調整，按最佳尺寸、最合理布局、最短連線、最便捷引腳等設計原則設計版圖。版圖設計與工藝相關，要充分了解工藝規範，根據工藝參數和工藝要求合理設計版圖和工藝。
半定製設計
半定製設計方法又分成基於標準單元的設計方法和基於門陣列的設計方法。
基於標準單元的設計方法是：將預先設計好的稱為標準單元的邏輯單元，如與門，或門，多路開關，觸發器等，按照某種特定的規則排列，與預先設計好的大型單元一起組成ASIC。基於標準單元的ASIC又稱為CBIC(CellbasedIC)。
基於門陣列的設計方法是在預先制定的具有電晶體陣列的基片或母片上通過掩膜互連的方法完成專用積體電路設計。半定製主要適合於開發周期短，低開發成本、投資、風險小的小批量數字電路設計。
1.基於標準單元的設計方法
該方法採用預先設計好的稱為標準單元的邏輯單元，如門電路、多路開關、觸發器、時鐘發生器等，將它們按照某種特定的規則排列成陣列，做成半導體門陣列母片或基片，然後根據電路功能和要求用掩膜版將所需的邏輯單元連線成所需的專用積體電路。
單元庫中所有的標準單元均採用定製方法預先設計，如同搭積木或砌牆一樣拼接起來，通常按照等高不等寬的原則排列，留出寬度可調的布線通道。CBIC的主要優、缺點：※用預先設計、預先測試、預定標準單元庫，省時、省錢、少風險地完成ASIC設計任務。※設計人員只需確定標準單元的布局以及CBIC中的互連。※標準單元可以置放於晶片的任何位置。※所有掩膜層是定製的；※可內嵌定製的功能單元；※製造周期較短，開發成本不是太高。※需要花錢購買或自己設計標準單元庫；※要花較多的時間進行掩膜層的互連設計。
2.基於門陣列的ASIC門陣列是將電晶體作為最小單元重複排列組成基本陣列，做成半導體門陣列母片或基片，然後根據電路功能和要求用掩膜版將所需的邏輯單元連線成所需的專用積體電路。用門陣列設計的ASIC中，只有上面幾層用作電晶體互連的金屬層由設計人員用全定製掩膜方法確定，這類門陣列稱為掩膜式門陣列MGA（maskedgatearray）。門陣列中的邏輯單元稱為宏單元，其中每個邏輯單元的基本單元版圖相同，只有單元內以及單元之間的互連是定製的。客戶設計人員可以從門陣列單元庫中選擇預先設計和預定特性邏輯單元或宏單元，進行定製的互連設計。門陣列主要適合於開發周期短，低開發成本的小批量數字電路設計。
可程式器件
可程式ASIC是專用積體電路發展的另一個有特色的分支，它主要利用可程式的積體電路如PROM,GAL,PLD,CPLD,FPGA等可程式電路或邏輯陣列編程，得到ASIC。其主要特點是直接提供軟體設計編程，完成ASIC電路功能，不需要再通過積體電路工藝線加工。
可程式器件的ASIC設計種類較多，可以適應不同的需求。其中的PLD和FPGA是用得比較普遍得可程式器件。適合於短開發周期，有一定複雜性和電路規模的數字電路設計。尤其適合於從事電子系統設計的工程人員利用EDA工具進行ASIC設計。
成本評述
ASICIC設計需要根據電路功能和性能要求，選擇電路形式、器件結構、工藝方案和設計規則，儘量減小晶片面積、降低設計成本、縮短設計周期，最終設計出正確、合理的掩膜版圖，通過製版和工藝流片得到所需的積體電路。
從經濟學的角度看，ASIC的設計要求是在儘可能短的設計周期內，以最低的設計成本獲得成功的ASIC產品。但是，由於ASIC的設計方法不同，其設計成本也不同。
全定製設計周期最長，設計成本貴，設計費用最高，適合於批量很大或者對產品成本不計較的場合。
半定製的設計成本低於全定製，但高於可程式ASIC，適合於有較大批量的ASIC設計。
用FPGA設計ASIC的設計成本最低，但晶片價格最高，適合於小批量ASIC產品。
現在的大部分ASIC設計都是以半定製和FPGA形式完成的。半定製和FPGA可程式ASIC設計的元件成本比較：CBIC元件成本IC價格的2－5倍。但是半定製ASIC必須以數量取勝，否者，其設計成本要遠遠大於FPGA的設計成本。ASIC設計生產不單單要考慮元件成本，ASIC元件的批量大小、生產周期的長短，產品利潤、產品壽命等等因素，也是決定採取哪種設計方法、生產工藝和成本限制的重要因素。
