內容簡介
數字系統設計與VerilogHDL本書系統介紹了數字系統設計相關的知識，主要內容包括：EDA技術、FPGA／CPLD器件、Vefilog硬體描述語言等。本書以Quartus II、SynplifyPro／Synplify軟體為平台，以Verilog-1995和Verilog-2001為語言標準，以可綜合的設計為重點，以大量經過驗證的數字設計實例為依據，系統闡述了數字系統設計的方法與技術，對設計最佳化做了探討。
本書的特點是：著眼於實用，緊密聯繫教學實際，實例豐富。全書深入淺出，概念清晰，語言流暢。可作為電子、通信、信息、測控、電路與系統等專業高年級本科生和研究生的教學用書，也可供從事電路設計和系統開發的工程技術人員閱讀參考。
目錄
第1章 EDA技術與數字系統設計
1.1 EDA技術及其發展
1.2 數字系統設計技術
1.2.1 Top—down設計
1.2.2 Bottom—up設計
1.2.3 IP復用技術與SoC
1.3 數字系統設計的流程
1.3.1 輸入
1..2 綜合
1.3.3 適配
1.3.4 仿真
1.3.5 編程
1.4 常用的EDA軟體工具
1.5 EDA技術的發展趨勢
習題
第2章 FPGA／CPLD器件
2.1 PLD的分類
2.1.1 按集成度分類
2.1.2 按編程特點分類
2.1.3 按結構特點分類
2.2 PLD的基本原理與結構
2.2.1 PLD器件的基本結構
2.2.2 PLD電路的表示方法
2.3 低密度PLD的原理與結構
2.4 CPLD的原理與結構
2.4.1 宏單元結構
2.4.2 典型CPLD的結構
2.5 FPGA的原理與結構
2.5.1查找表結構
2.5.2 典型FPGA的結構
2.5.3 FPGA結構的發展
2.6 FPGA／CPLD的編程元件
2.6.1 熔絲型開關
2.6.2 反熔絲
2.6.3 浮柵編程元件
2.6.4 SRAM編程元件
2.7邊界掃描測試技術
2.8 FPGA/CPLD的編程與配置
2.8.1在系統編程
2.8.2 CPLD器件的編程
2.8.3 FPGA器件的配置
2.9 FPGA／CPLD器件概述
2.10 PLD的發展趨勢
習題
第3章 Quartus|1集成開發工具
3.1 Quartus Il原理圖設計
3.1.1 半加器原理圖輸入
3.1.2 半加器設計與仿真
3.1.3 全加器設計與仿真
3.2 Quartus Il的最佳化設定
3.2.1 Settings設定
3.2.2 分析與綜合設定
3.2.3 最佳化布局布線
3.3.4 設計可靠性檢查
3.3 Quartus II的時序分析
3.3.1 時序設定與分析
3.3.2 時序逼近
習題
第4章 基於宏功能模組的設計
4.1 乘法器模組
4.2 除法器模組
4.3 計數器模組
4.4 常數模組
4.5 鎖相環模組
4.6 存儲器模組
4.7 其他模組
習題
第5章Verilog HDL設計初步
5.1 Verilog HDL簡介
5.2 Verilog HDL設計舉例
5.3 Verilog HDL模組的結構
5.4 Synplify pro／Synplify綜合器
第6章 Verilog HDL語法與要素
第7章 Verilog HDL行為語句
第8章 數字設計的層次與風格
第9章 Verilog HDL設計進階
第10章 數字電路的仿真
第11章 數字設計實例
附錄
書摘插圖
第1章 EDA技術與數字系統設計
1.2 數字系統設計技術
數字系統的設計方法發生了深刻的變化。傳統的數字系統通常是採用搭積木式的方式設計的，即由一些固定功能的器件加上一定的外圍電路構成模組，由這些模組進一步形成各種功能電路，進而構成系統。構成系統的“積木塊”是各種標準晶片，如74／54系列（TTL）、4000／4500系列（CMOS）晶片等，這些晶片的功能是固定的，用戶只能根據需要從這些標準器件中選擇，並按照推薦的電路搭成系統。在設計時，幾乎沒有靈活性可言，設計一個系統所需的晶片種類多且數量大。
PLD器件和EDA技術的出現，改變了這種傳統的設計思路，使人們可以立足於PLD芯
片來實現各種不同的功能，新的設計方法能夠由設計者自己定義器件的內部邏輯和引腳，將原來由電路板設計完成的工作大部分放在晶片的設計中進行。這樣不僅可以通過晶片設計實現各種數字邏輯功能，而且由於管腳定義的靈活性，減輕了原理圖和印製板設計的工作量和難度，增加了設計的自由度，提高了效率。同時這種設計減少了所需晶片的種類和數量，縮小了體積，降低了功耗，提高了系統的可靠性。
在基於EDA技術的設計中，通常有兩種設計思路，一種是自頂向下的設計思路，一種
是自底向上的設計思路。
1．2．1 Top-clown設計
Top—down設計，即自項向下的設計。這種設計方法首先從系統設計入手，在頂層進行功能方框圖的劃分和結構設計。在功能級進行仿真、糾錯，並用硬體描述語言對高層次的系統行為進行描述，然後用綜合工具將設計轉化為具體門電路網表，其對應的物理實現可以是PLD器件或專用積體電路（ASIC）。由於設計的主要仿真和調試過程是在高層次上完成的，這一方面有利於早期發現結構設計上的錯誤，避免設計工作的浪費，同時也減少了邏輯功能仿真的工作量，提高了設計的一次成功率。
