Synplify簡介：
綜合是數字EDA設計中重要的組成部分，而Synplify軟體是可以將HDL源程式轉換成相應的門級電路網表的工具。Synplify、Synplify Pro和Synplify Premier是Synplicity（Synopsys公司於2008年收購了Synplicity公司）公司提供的專門針對FPGA和CPLD實現的邏輯綜合工具,Synplicity的工具涵蓋了可編成邏輯器件（FPGAs、plds和CPLDs）的綜合，驗證，調試，物理綜合及原型驗證等領域。
Dataquest的EDA市場統計數據顯示，Synplicity的FPGA綜合工具已經連續5年在綜合軟體市場中排名第一。根據最新市場占有率數據顯示，Synplicity在2004年的全球FPGA市場占有率以絕對領先的67％，遙遙領先第二位的26％。在高端FPGA市場，Synplicity的優勢更為明顯，保持著絕對市場占有率。同時，使用Synplicity的綜合工具，比傳統的綜合工具快5~10倍，所有產品都支持業界標準設計語言（VHDL和Verilog）並且能夠套用於最多的通用作業系統之上。其客戶也遍布於通訊、半導體、航空/航天、計算機和軍事電子等諸多領域，如：Philips，Agilent，Cisco，Lockheed，GE，Siemens，Lucent，Ericsson，Huawei，ZTE，utstarcom等全球幾千家用戶。
Synplify Pro是高性能的FPGA綜合工具，為複雜可程式邏輯設計提供了優秀的HDL綜合解決方案，它包含了BEST算法對設計進行整體最佳化；自動對關鍵路徑做Retiming，可以提高性能高達25%；支持VHDL和Verilog的混合設計輸入，並支持網表*.edn檔案的輸入；增強了對System Verilog的支持；Pipeline功能提高了乘法器和ROM的性能；有限狀態機最佳化器可以自動找到最優的編碼方法；在timing報告和RTL視圖及RTL原始碼之間進行互動索引；自動識別RAM，避免了繁複的RAM例化。
Synplify Premier是功能超強的FPGA綜合環境。Synplify Premier不僅集成了Synplify Pro所有的最佳化選項，包括BEST算法、Resource Sharing，Retiming和Cross-Probing等等。更集成了專利的Graph-Based Physical Synthesis綜合技術，並提供Floor Plan選項，是業界領先的FPGA物理綜合解決方案，能把高端FPGA性能發揮到最好；從而可以輕鬆應對複雜的高端FPGA設計和單晶片ASIC 原型驗證。這些特有的功能包括：全面兼容ASIC代碼；支持Gated Clock的轉換；支持Design Ware的轉換。同時，因為整合了線上調試工具Identify，極大的方便了用戶進行軟硬體協同仿真，確保設計一次成功，從而大大縮短了整個軟硬體開發和調試的周期。Identify是唯一的RTL級調試工具，能夠在FPGA運行時對其進行實時調試，加快整個FPGA驗證的速度。Identify軟體有Instrumentor和Debugger兩部分。在調試前，通過Instrumentor設定需要觀測的信號和斷點信息，然後進行綜合，布局布線。最後，通過Debugger進行線上調試。Synplify Premier HDL Analyst提供優秀的代碼最佳化和圖形化分析調試界面；Certify 確保客戶在使用多片FPGA進行ASIC/SoC驗證時快速而高效地完成工作；現在Synopsys 又推出了基於DSP算法的代碼產生和綜合工具Synplify DSP，架起了算法驗證和RTL代碼實現之間的橋樑；HAPS是高性能的ASIC原型驗證系統，大大減少了一次流片成功的風險及節省了產品推向市場時間。
