版權資訊
書 名: VerilogHDL數字系統設計與驗證
作 者：喬廬峰
出版時間： 2009
ISBN: 9787121082924
開本： 16
定價: 29.80 元
內容簡介
《VerilogHDL數字系統設計與驗證》以Verilog-1995和Verilog-2001標準為基礎，重視電路仿真與驗證，緊密結合設計實踐，可以幫助讀者掌握規範的電路設計方法。書中大量的例題可直接用於讀者的設計實踐，具有良好的參考價值。
《VerilogHDL數字系統設計與驗證》適合通信工程、電子工程及相關專業的高年級本科生、碩士生作為教材使用，同時也可供進行積體電路設計和可程式邏輯器件設計的工程師參考使用。
編輯推薦
《VerilogHDL數字系統設計與驗證》特色：
·語法介紹清晰簡潔，配套例題針對性強，包括必要的頂晨電路圖、設計代碼、電路綜合結果、駐證代碼和仿真結果，有助於讀者全面理解。
·將狀態機的設計獨立成章，總結了3種常用狀態機設計風格，並通過典型例題進行對照分析。
·加強了對常用系統函式和任務的內容講述，給出典型例題並輔以解釋說明，使讀者易子理解。
·重視數字系統的設計驗證，採用專門的章節進行全面分析。
·深入討論數字電路設計中的時鐘問題。詳細分析靜態定時分析方法的原理，並討論多時鐘並存時的時鐘域劃分和同步化設計等問題。
·部分例題源於實際的工程設計項目，可供工程技術人員直接參考使用。
目錄
第一部分語法基礎與基本電路單元設計.
第1章引言
1.1VerilogHDL語言的產生與發展
1.2設計流程
1.3Verilog佃L在電路仿真中的套用
1.4VerilogHDL在電路綜合中的套用
思考與練習
第2章Verilog代碼結構
2.1模組的結構
2.2電路功能描述方式
思考與練習
第3章Verilog中的常量.變數與數據類型
3.1常量
3.2變數
3.3塊語句與變數的賦值
思考與練習
第4章操作符/運算符
4.1算術操作符
4.2關係操作符
4.3相等關係操作符
4.4邏輯操作符
4.5按位操作符
4.6縮位(歸約)操作符
4.7移位操作符
4.8條件操作符
4.9並位(位拼接)操作符
4.10操作符的優先權
思考與練習
第5章條件語句與循環語句
5.1if-else語句
5.1.1if-else語句的語法結構
5.1.2if-else語句與鎖存器
5.2case,casez和casex語句
5.2.1case語句
5.2.2casez和casex語句
5.2.3case語句與鎖存器
5.3循環語句
5.3.1forever循環語句
5.3.2repeat循環語句
5.3.3while循環語句
5.3.4for循環語句
思考與練習
第6章任務與函式
6.1任務
6.1.1任務定義
6.1.2任務調用
6.1.3任務定義與調用舉例
6.2函式
6.2.1函式的定義
6.2.2函式的調用
6.2.3函式定義與調用舉例
6.3任務與函式的異同小結
思考與練習
第7章用戶定義的原語
7.1UDP的定義
7.2組合電路UDP
7.3時序電路UDP
第8章狀態機
8.1引言
8.2設計風格1
8.3設計風格2
8.4設計風格3
8.5狀態機編碼方式：二進制編碼和獨熱編碼
思考與練習
第9章系統任務與編譯預處理..
9.1與仿真相關的系統任務
9.1.1$display和$write
9.1.2$monitor和$strobe
9.1.3$time和$realtime
9.1.4$finish和$stop
9.1.5$readmemh和$readmemb
9.1.6$random
9.2與波形和定時檢查相關的系統任務
9.3編譯預處理語句
9.3.1宏定義define
9.3.2檔案包含處理
9.3.3仿真時間標度timescale
9.4條件編譯命令
思考與練習
第10章常用基本電路單元設計
10.1Verilog代碼的綜合
10.2算術邏輯單元
10.3並/串變換電路
10.4簡單自動售貨機控制電路
10.57段數碼顯示器控制電路
10.6逐級進位和超前進位加法器
10.6.1逐級進位加法器實現方法
10.6.2超前進位加法器
10.7同步FIFO的設計
思考與練習
第二部分系統設計與驗證
第11章靜態定時分析.時鐘域與同步化設計
11.1前仿真與後仿真
11.2靜態定時分析
11.2.1靜態定時分析與門延遲
11.2.2時鐘抖動對靜態定時分析的影響
11.2.3時鐘偏移對靜態定時分析的影響
11.3時鐘域與同步化設計
11.3.1同步器結構
11.3.2時鐘域的劃分
11.3.3單一跨時鐘域信號的有效傳遞
11.3.4多個跨時鐘域信號的有效傳遞
11.4採用異步FIFO進行時鐘域隔離
11.4.1異步FIFO的電路結構
11.4.2格雷碼計數器
11.4.3AFIFO的設計與套用
11.5通過高速採樣實現異步信號的同步化設計
思考與練習
第12章Verilog設計驗證技術
12.1電路驗證的基本概念
12.2驗證的全面性與代碼覆蓋率分析
12.3隨機化測試
12.4定時驗證
12.5自動測試testbench
12.5.1乙太網橋接器的工作原理
12.5.2電路的模組級驗證
12.5.3電路的系統級驗證
思考與練習
第13章典型複雜電路設計與分析
13.1乘法器
13.1.1串-並型乘法器
13.1.2並行乘法器
13.1.3使用“*”實現乘法器
13.2除法器
13.2.1除法電路的算法
13.2.2VerilogHDL除法器的實現
13.3數字濾波器
13.4檢錯碼編碼電路
思考與練習
第14章通信系統中的異步復用電路
14.1同步復用電路
14.2異步復用電路
14.2.1異步復用的基本概念
14.2.2正碼速調整
14.2.3全同步設計方法
第15章通用異步收發器的設計與驗證
15.1通用異步收發器規範
15.2電路結構設計
15.3UART控制電路模組代碼設計與分析
15.4UART傳送電路模組代碼設計與仿真分析
15.5UART接收電路模組代碼設計與仿真分析
15.6系統仿真
15.7UART自動測試testbench
第16章Viterbi解碼器電路
16.1卷積碼編碼器的工作原理
16.2Viterbi解碼器的工作原理
16.2.1分支度量單元的設計
16.2.2ACS單元的設計
16.2.3倖存路徑信息存儲和回溯單元的設計
16.3Viterbi解碼器電路實現
附錄A可程式邏輯器件
附錄BModelSimSE使用指南
附錄CXilinxISE+ModelSim使用指南
附錄DAlteraQuartusII+SynplifyPro+ModelSim使用指南
附錄EVerilog(IEEEStd-1364-1995)關鍵字
參考文獻
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