編輯推薦
數字系統的VerilogHDL設計本書以硬體描述語言為工具，介紹了數字電路及系統的設計方法。本書內容包括數制與編碼、邏輯代數與VerilogHDL基礎、門電路、組合邏輯電路、觸發器、時序邏輯電路、半導體存儲器、數模與模數轉換、數字系統設計、可程式邏輯器件、VerilogHDL仿真和VerilogHDL綜合與最佳化。
書中還列舉了大量的基於VerilogHDL的門電路、觸發器、組合邏輯電路、時序邏輯電路、存儲器和數字系統設計的實例，供讀者參考。每個設計實例都經過了電子設計自動化(EDA)軟體的編譯和仿真，確保無誤。每章後均附有思考題和習題。
本教材可作為高等院校電子、信息、通信、自動化類專業的數字電子技術、EDA技術、硬體描述語言等相關課程的教材和相關工程技術人員的參考資料。
目錄
前言
第1章數制與編碼
1.1概述
1.1.1模擬電子技術和數字電子技術
1.1.2脈衝信號和數位訊號
1.1.3數字電路的特點
1.2數制
1.2.1概述
1.2.2數制之間的轉換
1.3編碼
1.3.1二一十進制編碼
1.3.2字元編碼
1.4現代數字系統的設計方法
1.4.1設計準備
1.4.2設計輸入
1.4.3設計處理
1.4.4設計校驗
1.4.5器件編程
1.4.6器件測試和設計驗證
本章小結
思考題和習題
第2章邏輯代數和VerilogHDL基礎
2.1邏輯代數基本概念
2.1.1邏輯常量和邏輯變數
2.1.2基本邏輯和複合邏輯
2.1.3邏輯函式的表示方法
2.1.4邏輯函式的相等
2.2邏輯代數的運算法則
2.2.1邏輯代數的基本公式
2.2.2邏輯代數的基本定理
2.2.3邏輯代數的常用公式
2.2.4異或運算公式
2.3邏輯函式的表達式
2.3.1邏輯函式常用表達式
2.3.2邏輯函式的標準表達式
2.3.3約束及其表示方法
2.4邏輯函式的公式簡化法
2.4.1邏輯函式簡化的意義
2.4.2邏輯函式的公式簡化法
2.5VerilogHDL基礎
2.5.1VerilogHDL設計模組的結構
2.5.2VerilogHDL的詞法
2.5.3VerilogHDL的語句
2.5.4不同抽象級別的VerilogHDL模型
2.5.5關於Verilog2001
本章小結
思考題和習題
第3章門電路
3.1概述
3.2TTL集成門
3.2.1TTL集成與非門
3.2.2TTL與非門的外部特性
3.2.3TTL與非門的主要參數
3.2.4TTL與非門的改進電路
3.2.5TTL積體電路多餘輸入端的處理
3.2.6TTL其他類型的積體電路
3.2.7TTL電路的系列產品
3.3其他類型的雙極型積體電路
3.3.1ECL電路
3.3.2I2L電路
3.4MOS集成門
3.4.1MOS管
3.4.2MOS管開關的電路結構和工作原理
3.4.3MOS非門
3.4.4MOS門
3.4.5CMOS門的外部特性
3.5基於VerilogHDL的門電路設計
3.5.1用assign語句建模方法實現門電路的描述
3.5.2用門級元件例化建模方式來描述門電路
本章小結
思考題和習題
第4章組合邏輯電路
4.1概述
4.1.1組合邏輯電路的結構和特點
4.1.2組合邏輯電路的分析方法
4.1.3組合邏輯電路的設計方法
4.2若干常用的組合邏輯電路
4.2.1算術運算電路
4.2.2編碼器
4.2.3解碼器
4.2.4數據選擇器
4.2.5數值比較器
4.2.6奇偶校驗器
4.3基於VerilogHDL的組合邏輯電路設計
4.3.1加法器的設計
4.3.2編碼器
4.3.3解碼器的設計
4.3.4數據選擇器的設計
4.3.5數值比較器的設計
4.3.6奇偶校驗器的設計
4.4組合邏輯電路的競爭-冒險現象
本章小結
思考題和習題
第5章觸發器
5.1概述
5.2基本RS觸發器
5.2.1由與非門構成的基本RS觸發器
5.2.2由或非門構成的基本RS觸發器
5.3鍾控觸發器
5.3.1鍾控RS觸發器
5.3.2鍾控D型觸發器
5.3.3鍾控JK觸發器
5.3.4鍾控T型觸發器
5.3.5鍾控T觸發器
5.4集成觸發器
5.4.1邊沿JK觸發器
5.4.2維持-阻塞結構集成觸發器
5.5觸發器之間的轉換
5.5.1用JK觸發器實現其他類型觸發器
5.5.2用D觸發器實現其他類型觸發器的轉換
5.6基於VerilogHDL的觸發器設計
5.6.1基本RS觸發器的設計
5.6.2D鎖存器的設計
5.6.3D觸發器的設計
5.6.4JK觸發器的設計
本章小結
思考題和習題
第6章時序邏輯電路
6.1概述
6.1.1時序邏輯電路功能的描述方法
6.1.2時序邏輯電路的分析方法
6.1.3同步時序邏輯電路和異步時序邏輯電路
6.2暫存器和移位暫存器
6.2.1數碼暫存器
6.2.2移位暫存器
6.2.3集成移位暫存器
6.3計數器
6.3.1同步計數器的分析
6.3.2異步計數器
6.3.3集成計數器
6.4同步時序邏輯電路的設計
6.4.1數碼暫存器的設計
6.4.2移位暫存器的設計
6.4.3同步計數器的設計
6.4.4順序脈衝發生器的設計
6.4.5序列信號發生器的設計
6.4.6序列信號檢測器的設計
6.4.7一般同步時序邏輯電路的設計
6.5異步時序邏輯電路的設計
本章小結
思考題和習題
第7章半導體存儲器
7.1概述
7.1.1半導體存儲器的結構
7.1.2半導體存儲器的分類
7.2隨機存儲器
7.2.1靜態隨機存儲器
7.2.2動態隨機存儲器
7.2.3隨機存儲器的典型晶片
7.3隻讀存儲器
7.3.1固定ROM
7.3.2可程式唯讀存儲器
7.3.3可擦除可程式唯讀存儲器
7.3.4快閃記憶體
7.4半導體存儲器的套用
7.5基於VerilogHDL的存儲器設計
7.5.1RAM設計
7.5.2ROM的設計
本章小結
思考題和習題
第8章數模和模數轉換
8.1概述
8.2數模（D/A)轉換
8.2.1D/A轉換器的結構
8.2.2D/A轉換器的主要技術指標
8.2.3集成D/A轉換器
8.3模數（A/D）轉換
8.3.1A/D轉換器的基本原理
8.3.2A/D轉換器的類型
8.3.3A/D轉換器的主要技術指標
8.3.4集成ADC晶片
本章小結
思考題和習題
第9章數字系統設計
9.1數字系統的設計方法
9.1.14位二進制計數器的設計
9.1.2設計七段顯示解碼器dec7s
9.1.3計數解碼顯示系統電路的設計
9.2系統設計實例
9.2.18位頻率計的設計
9.2.2交通燈控制電路的設計
9.2.3數字電壓表的設計
9.2.4信號發生器的設計
本章小結
思考題和習題
第10章可程式邏輯器件
10.1PLD的基本原理
10.1.1PLD的分類
10.1.2陣列型PLD
10.1.3現場可程式門陣列FPGA
10.1.4基於查找表的結構
10.2PLD的設計技術
10.2.1PLD的設計方法
10.2.2PLD的設計流程
10.2.3在系統可程式技術
10.2.4邊界掃描技術
10.3PLD的編程與配置
10.3.1CPLD的ISP方式編程
10.3.2使用PC的並口配置FPGA
本章小結
思考題和習題
第11章VerilogHDL仿真
11.1VerilogHDL仿真支持語句
11.1.1系統任務和系統函式
11.1.2編譯指令
11.2VerilogHDL的仿真方法
11.2.1ModelSim的命令式仿真
11.2.2ModelSim的波形仿真
11.2.3ModelSim互動命令方式仿真
11.2.4ModelSim批處理工作方式
11.3VerilogHDL測試平台軟體的設計
11.3.1組合邏輯電路測試平台軟體的設計
11.3.2時序邏輯電路測試平台軟體的設計
11.3.3數字系統電路測試平台軟體的設計
本章小結
思考題和習題
第12章VerilogHDL綜合與最佳化
12.1綜合的概念
12.2VerilogHDL設計的硬體實現
12.2.1編輯設計檔案
12.2.2編譯設計檔案
12.2.3仿真設計檔案
12.2.4編程下載設計檔案
12.3設計最佳化
12.3.1面積與速度的最佳化
12.3.2時序約束與選項設定
12.3.3Fitter設定
12.4QuartusⅡ的RTL閱讀器
本章小結
思考題和習題
附錄
附錄A國產半導體積體電路型號命名法（GB3430-82）
附錄BAlteraDE2開發板使用方法
參考文獻
