內容簡介
《數字設計和計算機體系結構》以一種流行的方式介紹了從計算機組織和設計到更細節層次的內容，涵蓋了數字邏輯設計的主要內容，展示了使用VHDL和Verilog這兩種主要硬體描述語言設計MIPS處理器的技術細節，並通過MIPS微處理器的設計強化數字邏輯的概念。《數字設計和計算機體系結構》的典型特色是將數字邏輯和計算機體系結構融合，教學內容反映了當前數字電路設計的主流方法，並突出計算機體系結構的工程特點，書中的大量示例及習題設計也可以加強讀者對基本概念和技術的理解和記憶。《數字設計和計算機體系結構》不僅適合作為計算機、電子工程、電氣與控制等專業的教材，同時也適合從事數字電路設計的工程師和技術人員參考。
作者簡介
作者：(美國)哈里斯(Davidmoneyharris)(美國)SarahL.harris譯者：陳虎DavidMoneyHarris，哈維瑪德學院工程學副教授他曾經為英特爾、惠普、Sun等公司設計微處理器。SarahL，Harris，哈維瑪德學院工程學副教授。她在史丹福大學獲得電子工程塒士學位，擅長計算機體系結構設計和系統設計。
目錄
出版者的話
相關評論
譯者序
前言
第1章 二進制
1．1 課程計畫
1．2 控制複雜性的藝術
1．2．1 抽象
1．2．2 約束
1．2．3 三條原則
1．3 數字抽象
1．4 數字系統
1．4．1 十進制數
1．4．2 二進制數
1．4．3 十六進制數
1．4．4 位元組，半位元組和全字
1．4．5 二進制加法
1．4．6 有符號的二進制數
1．5 邏輯門
1．5．1 非門
1．5．2 緩衝
1．5．3 與門
1．5．4 或門
1．5．5 其他二輸入邏輯門
1．5．6 多輸入門
1．6 數字抽象之下
1．6．1 電源電壓
1．6．2 邏輯電平
1．6．3噪聲容限
1．6．4 直流電壓傳輸特性
1．6．5 靜態約束
1．7CMOS電晶體
1．7．1 半導體
1．7．2 二極體
1．7．3 電容
1．7 4nMos和pMOS電晶體
1．7．5 CMOS非門
1．7．6 其他CMOS邏輯門
1．7．7 傳輸門
1．7．8 類nMOS邏輯
1．8 功耗
1．9 總結和展望
習題
第2章 組合邏輯設計
2．1 引言
2．2 布爾表達式
2．2．1 術語
2．2．2 與或式
2．2．3 或與式
2．3 布爾代數
2．3．1 公理
2．3．2 單變數定理
2．3．3 多變數定理
2．3．4 定理的統一證明方法
2．3．5 等式化簡
2．4 從邏輯到門
2．5 多級組合邏輯
2．5．1 減少硬體
2．5．2 推氣泡
2．6 X和Z
2．6．1 非法值x
2．6．2 浮空值z
2．7 卡諾圖
2．7．1 畫圈的原理
2．7．2 卡諾圖化簡邏輯
2．7．3 無關項
2．7．4 小結
2．8 組合邏輯模組
2．8．1 多路選擇器
2．8．2 解碼器
2．9 時序
2．9．1 傳輸延遲和最小延遲
2．9．2 毛刺
2．10 總結
習題
第3章 時序邏輯設計
3．1 引言
3．2 鎖存器和觸發器
3．2．1SR鎖存器
3．2．2 D鎖存器
3．2．3 D觸發器
3．2．4 暫存器
3．2．5 帶使能端的觸發器
3．2．6 帶復位功能的觸發器
3．2．7 電晶體級的鎖存器和觸發器設計
3．2．8 小結
3．3 同步邏輯設計
3．3．1 一些有問題的電路
3．3．2 同步時序電路
3．3．3 同步和異步電路
3．4 有限狀態機
3．4．1 有限狀態機設計實例
3．4．2 狀態編碼
3．4．3 Moore型狀態機和Mealy型狀態機
3．4．4 狀態機的分解
3．4．5 有限狀態機小結
3．5 時序邏輯電路的時序
3．5．1 動態約束
3．5．2 系統時序
3．5．3 時鐘偏移
3．5 4亞穩態
3．5．5 同步器
3．5．6 分辨時間的推導
3．6 並行
3．7 總結
習題
第4章 硬體描述語言
4．1 引言
4．1．1 模組
4．1．2 硬體描述語言的起源
4．1．3 模擬和綜合
4．2 組合邏輯
4．2．1 按位操作符
4．2．2 注釋和空格
4．2．3 縮減運算符
4．2．4 條件賦值
4．2．5 內部變數
4．2．6 優先權
4．2．7 數字
4．2．8 z和x
4．2．9 位混合
4．2．1 0延遲
4．2．1 1VHDL庫和類型
4．3 結構建模
4．4 時序邏輯
4．4．1 暫存器
4．4．2 可復位暫存器
4．4．3 帶使能端的暫存器
4．4．4 多暫存器
4．4．5 鎖存器
4．5 更多組合邏輯
4．5．1 選擇語句
4．5．2 if語句
4．5．3 Verilog的easez語句
4．5．4 阻塞式和非阻塞式賦值
4．6 有限狀態機
4．7 參數化模組
4．8 測試程式
4．9 總結
習題
第5章 常見數字模組
5．1 引言
5．2 算術電路
5．2．1 加法
5．2．2 減法
5．2．3 比較器
5．2．4算術邏輯單元
5．2．5 移位器和循環移位器
5．2．6 乘法
5．2．7 除法
5．2．8 深入閱讀
5．3 數制系統
5．3．1 定點數系統
5．3．2 浮點數系統
5．4 時序電路模組
5．4．1 計數器
5．4．2 移位暫存器
5．5 存儲器陣列
5．5．1 概述
5．5．2 動態隨機訪問存儲器
5．5．3 靜態隨機訪問存儲器
5．5．4 面積和延遲
5．5．5 暫存器檔案
5．5．6 唯讀存儲器
5．5．7 使用存儲器陣列的邏輯
5．5．8 存儲器的硬體描述語言
5．6 邏輯陣列
5．6．1 可程式邏輯陣列
5．6．2 現場可程式門陣列
5．6．3 陣列實現
5．7 總結
習題
第6章 體系結構
6．1 引言
6．2 彙編語言
6．2．1 指令
6．2．2 運算元：暫存器、存儲器和常數
6．3 機器語言
6．3．1 R一類型指令
6．3．2 I一類型指令
6．3．3 J一類型指令
6．3．4 解釋機器語言碼
6．3．5 程式存儲
6．4 編程
6．4．1 算術/邏輯指令
6．4．2 分支
6．4．3 條件語句
6．4．4 循環
6．4．5 數組
6．4．6 過程調用
6．5 定址方式
6．6 編譯、彙編和載入
6．6．1 記憶體圖
6．6．2 轉換成二進制代碼和開始執行程式
6．7 其他主題
6．7．1 偽指令
6．7．2 異常
6．7．3 有符號和無符號的指令
6．7．4 浮點指令
6．8 真實世界透視：IA一32結構
6．8．1 IA一32的暫存器
6．8．2 IA一32的運算元
6．8．3 狀態標誌
6．8．4 IA一32指令集
6．8．5 IA一32指令編碼
6．8．6 IA一32的其他特性
6．8．7 小結
6．9 總結
習題
第7章 微結構
7．1 引言
7．1．1 體系結構狀態和指令集
7．1．2 設計過程
7．1．3 MIPS微結構
7．2 性能分析
7．3 單周期處理器
7．3．1 單周期數據路徑
7．3．2 單周期控制
7．3．3 更多指令
7．3．4 性能分析
7．4 多周期處理器
7．4．1 多周期數據路徑
7．4．2 多周期控制
7．4．3 更多指令
7．4．4 性能分析
7．5 流水線處理器
7．5．1 流水線數據路徑
7．5．2 流水線控制
7．5．3 衝突
7．5．4 更多指令
7．5．5 性能分析
7．6 硬體描述語言表示
7．6．1 單周期處理器
7．6．2 通用模組
7．6．3 測試程式
7．7 異常
7．8 高級微結構
7．8．1 深流水線
7．8．2分支預測
7．8．3 超標量處理器
7．8．4 亂序處理器
7．8．5暫存器重命名
7．8．6 單指令流多數據流
7．8．7 多執行緒
7．8．8 多處理器
7．9 現實世界透視：IA一32微結構
7．10 總結
習題
第8章 存儲器系統
8．1 引言
8．2 存儲器系統性能分析
8．3 高速快取
8．3．1 高速快取中存放的數據
8．3．2 高速快取中的數據查找
8．3．3 數據的替換
8．3．4 高級高速快取設計
8．3．5 MIPS處理器中高速快取的發展
8．4 虛擬存儲器
8．4．1 地址轉換
8．4．2 頁表
8．4．3 地址轉換後備緩衝
8．4．4 存儲器保護
8．4．5 替換策略
8．4．6 多級頁表
8．5 記憶體映射I/O
8．6 現實世界透視：IA一32存儲器和I/O系統
8．6．1 IA一32高速快取系統
8．6．2 IA一32虛擬存儲器
8．6．3 IA一32的直接I/O編程機制
8．7 總結
習題
附錄A數字系統實現
附錄BMIPS指令
延伸閱讀材料
