內容簡介
VLSI測試與可測性設計方法學已甄成熟，諸多理論和方法也為設計和製造界廣泛接受，亦成為EDA工具的基本特徵。該書系統化編撰迄今為止主流的方法學與結構，為讀者進行更深層次的電路設計、模擬、測試和分析打下良好的基礎，也為電路(包括電路級、晶片級和系統級)的設計、製造、測試和套用之間建立一個相互交流的平台。
該書主要內容包括電路測試基礎，驗證、模擬和仿真，自動測試生成，專用可測性設計，掃描設計，邊界掃描法，隨機測試和偽隨機測試，內建自測試，電流測試，存儲器測試，SoC測試。
該書既可作為高等院校高年級學生和研究生的專業課教材，也可作為從事積體電路設計、製造、測試、套用EDA和ATE專業人員的參考用書。
目錄
第1章 概述
1.1 研究意義
1.2 章節安排
1.3 基本概念
本章小結
習題
參考文獻
第2章 電路測試基礎
2.1 驗證、模擬和測試
2.1.1 驗證
2.1.2 生產測試
2.1.3 可測性設計
2.1.4 仿真
2.1.5 驗證與生產測試之比較
2.2 故障及故障檢測
2.2.1 故障檢測的基本原理
2.2.2 測試圖形生成
2.3 缺陷、失效和故障
2.3.1 物理缺陷
2.3.2 失效方式
2.3.3 故障
2.3.4 故障、失效和缺陷的關係
2.4 經典故障模型
2.4.1 SSA故障
2.4.2 MSA故障
2.5 故障的等效、支配和故障冗餘
2.5.1 故障表
2.5.2 故障等效
2.5.3 故障支配
2.5.4 故障表簡化
2.5.5 檢查點
2.5.6 故障冗餘
2.6 電晶體級故障模型
2.6.1 橋接故障
2.6.2 NMOS電路的短路與開路故障
2.6.3 CMOS電路開路故障
2.6.4 CMOS電路的恆定通與短路故障
2.7 其他類型故障模型
2.7.1 延遲故障
2.7.2 暫時失效
本章小結
習題
參考文獻
第3章 驗證、模擬和仿真
3.1 驗證與模擬
3.1.1 模擬的概念
3.1.2 驗證與模擬的方法
3.1.3 驗證方法
3.2 基於Testbench的驗證
3.2.1 Testbench格式
3.2.2 Testbench開發語言和工具
3.2.3 Testbench舉例
3.3 邏輯模擬
3.3.1 編譯模擬
3.3.2 事件驅動模擬
3.3.3 延遲模型
3.4 故障模擬
3.4.1 並行故障模擬
3.4.2 演繹故障模擬
3.4.3 並發性故障模擬
3.4.4 故障模型結果分析
3.5 仿真
3.5.1 基於陣列處理器的仿真
3.5.2 基於FPGA的仿真
3.6 基於ATPG工具的故障模擬
3.6.1 實驗工具和目的
3.6.2 Tetramax的故障模擬流程
3.6.3 腳本檔案舉例
3.6.4 練習1——故障模擬
3.6.5 練習2——ATPG工具參數設定
本章小結
習題
參考文獻
第4章 自動測試生成
4.1 簡介
4.2 代數法
4.2.1 異或法
4.2.2 布爾差分法
4.3 路徑敏化法
4.3.1 確定性算法的基本過程
4.3.2 路徑敏化法舉例
4.4 D算法
4.4.1 D算法關鍵術語
4.4.2 D算法舉例
4.5 PODEM算法
4.5.1 PODEM算法思路
4.5.2 PODEM算法流程
4.6 自動識別法
4.6.1 時序電路的檢查序列
4.6.2 自動識別法的步驟和舉例
4.7 時序電路的確定性測試生成
4.7.1 功能模型
4.7.2 測試生成模型
4.7.3 擴展的向後追蹤算法
4.7.4 擴展的向後追蹤算法舉例
4.8 其他ATPG方法
4.8.1 FAN算法
4.8.2 SoCRATES算法
4.8.3 FASTEST算法
4.8.4 CONTEST算法
本章小結
習題
參考文獻
第5章 專用可測性設計
5.1 可測性分析
5.1.1 可控性值
5.1.2 可觀性值
5.1.3 SCOAP算法描述
5.1.4 可測性度量的套用
5.2 可測性的改善方法
5.2.1 插入測試點
5.2.2 電路分塊
5.2.3 電路分塊方法舉例
5.3 測試圖形簡化
5.3.1 測試圖形簡化規律
5.3.2 測試圖形簡化規律套用
5.4 容易測試的電路
5.4.1 部分積乘法器的C可測性
5.4.2 變長測試
5.5 組合電路的可測性設計
5.5.1 用Reed-Muller模式設計組合電路
5.5.2 異或門插入法
5.5.3 組合電路的其他可測性設計方法
5.6 時序電路可測性設計中的問題
5.6.1 時序電路的初始化設計問題
5.6.2 時間延遲效應的最小化
5.6.3 邏輯冗餘問題
5.6.4 避免設計中非法狀態
5.6.5 增加邏輯以控制振盪
本章小結
習題
參考文獻
第6章 掃描設計
6.1 掃描路徑設計
6.1.1 基本的掃描路徑設計
6.1.2 部分掃描設計
6.1.3 隔離的串列掃描設計
6.1.4 非串列的掃描設計
6.2 掃描路徑的測試方法
6.2.1 組合電路部分的測試生成
6.2.2 掃描觸發器的測試圖形
6.2.3 測試施加
6.2.4 掃描路徑測試舉例
6.3 掃描單元的設計
6.3.1 D鎖存器
6.3.2 雙連線埠掃描單元
6.3.3 電平敏感鎖存器
6.3.4 電平敏感掃描設計
6.3.5 隨機編址的掃描單元
6.4 基於EDA工具的掃描綜合[4～6]
6.4.1 掃描綜合流程
6.4.2 掃描綜合主要步驟
6.4.3 掃描綜合腳本檔案舉例
6.5 測試綜合後的自動測試生成
6.5.1 DFT工具與ATPG工具的接口
6.5.2 ATPG腳本檔案
6.5.3 STIL格式測試圖形檔案
6.6 掃描路徑設計成本分析
6.6.1 I/O和性能開銷
6.6.2 門和面積開銷
6.6.3 測試時間
6.6.4 延遲和功耗
本章小結
習題
參考文獻
第7章 邊界掃描法
7.1 邊界掃描法的基本結構
7.2 測試存取通道及控制
7.2.1 測試存取通道的信號
7.2.2 TAP控制器
7.2.3 TAP控制器的操作
7.3 暫存器及指令
7.3.1 指令暫存器
7.3.2 測試數據暫存器
7.3.3 指令
7.4 操作方式
7.4.1 正常操作
7.4.2 測試方式操作
7.4.3 測試邊界掃描暫存器
7.5 邊界掃描描述語言
7.5.1 主體
7.5.2 BSDL描述器件舉例
本章小結
習題
參考文獻
第8章 隨機測試和偽隨機測試
8.1 隨機測試
8.1.1 隨機測試的概念
8.1.2 故障檢測率的估算
8.1.3 測試圖形長度的計算
8.1.4 輸入變數的最佳化
8.2 偽隨機序列
8.2.1 同餘偽隨機序列
8.2.2 反饋移位暫存器和異或門構成的偽隨機序列生成電路
8.3 LFSR的數學基礎
8.3.1 根據本原多項式最佳化偽隨機序列發生電路
8.3.2 LFSR的運算
8.3.3 M序列的特性
8.4 基本的偽隨機測試序列生成電路
8.4.1 外接型PRSG
8.4.2 內接型PRSG
8.4.3 混合連線型PRSG
8.5 其他類型偽隨機序列生成方法
8.5.1 與M序列相關的序列的生成方法
8.5.2 加權偽隨機序列
8.5.3 細胞自動機
8.6 低功耗測試序列
本章小結
習題
參考文獻
第9章 內建自測試
9.1 內建自測試的概念
9.1.1 內建自測試簡介
9.1.2 內建自測試的結構
9.1.3 內建自測試的測試生成
9.2 回響數據壓縮
9.2.1 奇偶測試
9.2.2 “1”計數
9.2.3 跳變次數壓縮
9.3 特徵分析法
9.3.1 特徵分析原理
