基本信息
作 者：臧春華 等編著
出 版 社：北京航天航空大學出版社
出版時間：2005-2-1
版 次：1頁 數：388字 數：566000印刷時間：2005-2-1開 本：紙 張：膠版紙印 次：I S B N：9787810775694包 裝：平裝
內容簡介
為適應現代數位技術的飛速發展，本書對傳統教學內容進行了較大幅度的更新，進一步精簡了傳統的數字器件和設計方法，突出EDA設計技術和數字系統設計方法。全書主要內容包括：數制與編碼；邏輯函式及其化簡；組合電路分析與設計；時序電路分析與設計；數字系統設計與設計自動化；硬體描述語言VHDL；可程式邏輯器件CPLD/FPGA的原理與套用；數/模與模/數轉換；數字電路測試和可測性設計等。
本書可作為高等院校電子信息類、電氣信息類、自動控制類和計算機類各專業的教材，也可作為相關工程技術人員的參考書。
目錄
引言
第1章 數制與編碼
1.1 數制
1.1.1 十進制
1.1.2 二進制
1.1.3 八進制和十六進制
1.1.4 數制轉換
1.1.5 二進制數的算術運算
1.2 編碼
1.2.1 二進制編碼
1.2.2 帶符號數的編碼及運算
1.2.3 二―十進制碼
1.2.4 字元編碼
1.2.5 可靠性編碼
習題
第2章 邏輯函式及其化簡
2.1 邏輯代數基礎
2.1.1 邏輯函式的基本概念
2.1.2 邏輯代數的基本運算與複合運算
2.2 邏輯代數的基本公式和規則
2.2.1 基本公式
2.2.2 常用規則
2.3 邏輯函式和邏輯表達式
2.3.1 邏輯函式的表示方法
2.3.2 與或式與最小項表達式
2.3.3 或與式與最大項表達式
2.3.4 邏輯圖
2.3.5 邏輯函式的代數法化簡
2.4 邏輯函式的卡諾圖化簡
2.4.1 卡諾圖的構成
2.4.2 用卡諾圖表示邏輯函式
2.4.3 用卡諾圖化簡邏輯函式
2.4.4 未完全規定的邏輯函式及其化簡
習題
第3章 組合邏輯電路
3.1 數字集成器件簡介
3.1.1 積體電路的主要電氣指標
3.1.2 邏輯電路的輸出結構
3.1.3 正邏輯和負邏輯
3.1.4 常用門電路及邏輯符號
3.2 常用組合邏輯模組
3.2.1 並行加法器
3.2.2 數值比較器
3.2.3 編碼器
3.2.4 解碼器
3.2.5 數據選擇器
3.3 組合電路分析
3.4 組合電路設計
3.4.1 用SSI設計組合電路
3.4.2 用MSI設計組合電路
3.4.3 功能分解的設計方法
3.5 競爭與險象
3.5.1 邏輯險象及其消除方法
3.5.2 功能險象
3.5.3 險象的排除
習題
第4章 時序電路分析
4.1 時序電路概述
4.2 集成觸發器及其套用
4.2.1 基本RS觸發器
4.2.2 時鐘RS觸發器
4.2.3 D觸發器
4.2.4 JK觸發器
4.2.5 T觸發器
4.2.6 異步計數器
4.3 同步時序電路分析
4.3.1 米里型電路的分析
4.3.2 莫爾型電路的分析
4.3.3 複雜電路的功能表描述
4.3.4 自啟動
4.3.5 異步信號的同步化
4.4 集成計數器及其套用
4.4.1 同步加法計數器74163
4.4.2 異步加/減（可逆）計數器74192
4.4.3 計數器套用實例——數字鐘151
4.5 集成移位暫存器及其套用
4.5.1 四位雙向移位暫存器74194
4.5.2 移位暫存器的套用實例——汽車尾燈控制電路
4.6 隨機訪問存儲器與快閃記憶體
4.6.1 隨機訪問存儲器
4.6.2 快閃記憶體
習題
第5章 同步時序電路設計
5.1 同步時序電路的建模
5.1.1 根據輸入序列推導狀態表(圖)
5.1.2 根據輸出序列推導狀態表(圖)
5.2 用觸發器實現同步時序電路
5.3 用MSI時序模組設計同步時序電路
5.3.1 以集成計數器為核心設計同步時序電路
5.3.2 以多D觸發器為核心設計同步時序電路
5.4 套用設計實例——鐵路和公路交叉路口自動交通控制器的設計
習題
第6章 數字系統設計與設計自動化
6.1 數字系統設計初步
6.1.1 算法設計
6.1.2 數據處理單元設計
6.1.3 控制單元設計
6.2 計算機的組織結構
6.2.1 計算機的基本結構
6.2.2 簡單CPU的有限狀態機
6.3 數字系統設計自動化
6.3.1 邏輯驗證與邏輯模擬
6.3.2 邏輯綜合與最佳化
6.4 硬體描述語言VHDL
6.4.1 VHDL基本結構
6.4.2 數據對象、類型及運算符
6.4.3 順序語句
6.4.4 並行語句
6.4.5 子程式
6.4.6 程式包與設計庫
6.4.7 元件配置
6.4.8 VHDL描述實例
習題
第7章 可程式邏輯器件及其套用
7.1 PLD的基本原理
7.1.1 PLD的基本組成
7.1.2 PLD內部電路的表示方法
7.1.3 PLD的編程方法
7.2 簡單可程式邏輯器件SPLD
7.2.1 可程式唯讀存儲器PROM
7.2.2 可程式邏輯陣列PLA
7.2.3 可程式陣列邏輯PAL
7.2.4 通用陣列邏輯GAL
7.3 高密度可程式邏輯器件HDPLD
7.3.1 CPLD組成與特點
7.3.2 FPGA組成與特點
7.3.3 連線確定的FPGA
7.3.4 HDPLD編程技術
7.4 常用可程式邏輯器件及其開發工具
7.4.1 Lattice公司的CPLD/FPGA與開發軟體
7.4.2 Altera公司的CPLD/FPGA及開發工具
7.4.3 Xilinx公司的CPLD/FPGA和開發平台
7.5 PLD套用舉例
習題
第8章 集成數/模和模/數轉換器
8.1 集成數/模轉換器(DAC)
8.1.1 集成D/A轉換技術
8.1.2 DAC的主要技術指標
8.1.3 DAC的選用
8.1.4 典型集成DAC及其套用
8.2 集成模/數轉換器(ADC)
8.2.1 A/D轉換的步驟
8.2.2 集成A/D轉換技術
8.2.3 ADC的主要技術指標
8.2.4 ADC的選用
8.2.5 典型集成ADC及其套用
習題
第9章 數字電路測試和可測性設計
9.1 數字電路的故障檢測
9.1.1 故障模型與測試碼
9.1.2 組合電路的測試生成
9.1.3 同步時序電路的測試
9.2 數字電路的可測性設計
9.2.1 可控制性和可觀察性
9.2.2 增加控制點與觀察點的方法
9.2.3 掃描設計技術
9.3 邊界掃描設計
9.3.1 邊界掃描晶片的結構
9.3.2 板級邊界掃描設計
9.3.3 系統級邊界掃描結構
9.4 內自測試
9.4.1 內自測試的組成
9.4.2 特徵分析器
9.4.3 內建邏輯模組觀察器
習題
參考文獻
