VHDL簡介
(1) 描述 在這個語言首次開發出來時，其目標僅是一個使電路文本化的一種標準，為了使人們採用文本方式描述的設計能夠被其他人沒有二意性地所理解。因為用自然語言描述電路會產生二意性。 這個模型是讓人來閱讀的。
(2 ) 模擬的模型 作為模型語言，用於採用模擬軟體進行模擬。這個模型是讓仿真軟體來閱讀的。
(3) 綜合的模型 在自動設計系統中，作為設計輸入。這個模型是讓綜合軟體來閱讀的。
特點
VHDL 語言能夠成為標準化的硬體描述語言並獲得廣泛套用，它自身必然具有很多其他硬體描述語言所不具備的優點。歸納起來，VHDL 語言主要具有以下優點：
（1） VHDL 語言功能強大，設計方式多樣
VHDL 語言具有強大的語言結構，只需採用簡單明確的VHDL語言程式就可以描述十分複雜的硬體電路。同時，它還具有多層次的電路設計描述功能。此外，VHDL 語言能夠同時支持同步電路、異步電路和隨機電路的設計實現，這是其他硬體描述語言所不能比擬的。VHDL 語言設計方法靈活多樣，既支持自頂向下的設計方式，也支持自底向上的設計方法； 既支持模組化設計方法，也支持層次化設計方法。
（2） VHDL 語言具有強大的硬體描述能力
VHDL 語言具有多層次的電路設計描述功能，既可描述系統級電路，也可以描述門級電路；描述方式既可以採用行為描述、暫存器傳輸描述或者結構描述，也可以採用三者的混合描述方式。同時，VHDL 語言也支持慣性延遲和傳輸延遲，這樣可以準確地建立硬體電路的模型。VHDL 語言的強大描述能力還體現在它具有豐富的數據類型。VHDL 語言既支持標準定義的數據類型，也支持用戶定義的數據類型，這樣便會給硬體描述帶來較大的自由度。
（3） VHDL 語言具有很強的移植能力
VHDL 語言很強的移植能力主要體現在： 對於同一個硬體電路的 VHDL 語言描述，它可以從一個模擬器移植到另一個模擬器上、從一個綜合器移植到另一個綜合器上或者從一個工作平台移植到另一個工作平台上去執行。
（4） VHDL 語言的設計描述與器件無關
採用 VHDL 語言描述硬體電路時，設計人員並不需要首先考慮選擇進行設計的器件。這樣做的好處是可以使設計人員集中精力進行電路設計的最佳化，而不需要考慮其他的問題。當硬體電路的設計描述完成以後，VHDL 語言允許採用多種不同的器件結構來實現。
（5） VHDL 語言程式易於共享和復用
VHDL 語言採用基於庫 ( library) 的設計方法。在設計過程中，設計人員可以建立各種可再次利用的模組，一個大規模的硬體電路的設計不可能從門級電路開始一步步地進行設計，而是一些模組的累加。這些模組可以預先設計或者使用以前設計中的存檔模組，將這些模組存放在庫中，就可以在以後的設計中進行復用。
由於 VHDL 語言是一種描述、模擬、綜合、最佳化和布線的標準硬體描述語言，因此它可以使設計成果在設計人員之間方便地進行交流和共享，從而減小硬體電路設計的工作量，縮短開發周期。
學習注意問題
學習VHDL語言應注意的幾個問題
(1)了解VHDL語言模擬器是如何模擬代碼的過程有助於弄清一些VHDL語句的語義，而對語義有一個清楚地理解可使你能夠精練準確地進行VHDL代碼編寫。目前常用的VHDL模擬軟體有ActiveHDL和Modelsim。
(2)VHDL語言的有些構造，較多的是專用於模擬和驗證而不是綜合，綜合軟體也許會忽略掉這樣的構造和規則。VHDL是基於模擬的語言，它所提供的行為描述的一切方便手段實際上都是為建立模擬模型的。
(3)用於模擬的模型和用於綜合的模型有差別。
(4)為綜合而寫的代碼可以進行模擬，但不是所有為模擬而寫的代碼可以用來綜合。
(5)應大致了解綜合軟體的工作原理。目前常用的綜合軟體有Synplicity公司的Synplify和SynplifyPro軟體，Synopsys公司的FPGAExpress軟體，Mentor公司的LeonardoSpectrum軟體，Xilinx公司的XST(XilinxSynthesisTechnology)軟體。
(6)將VHDL和CPLD、FPGA的學習結合起來。
(7)應基本熟悉CPLD、FPGA器件的邏輯資源。
