圖書信息
作 者：(日)大幸秀成 著，彭軍 譯
出 版 社：科學出版社
出版時間：2012-6-1
版 次：1
內容簡介
本書以CMOS的最小構成電路反相器為焦點,介紹CMOS器件的特點、結構、設計規則及製造方法。以標準邏輯電路為例，介紹了組合邏輯電路、時序邏輯電路的定義、基本電路結構及其套用舉例。進而，介紹了接口的技巧和目前備受關注的模擬技術等。本書還涉及大規模積體電路(LSI)的話題，介紹其分類及發展趨勢，以及ASIC和存儲器的基本技術。作者簡介
大幸秀成1982年畢業於愛媛大學電氣工程專業，進入東京芝浦電氣株式會社（現在的東芝）半導體事業本部，從事CMOS技術的標準邏輯工作。致力於推進日本與歐美廠商的產品共同開發及全球標準化。現在依然從事和CMOS相關的產品開發及技術市場工作。
主要著作：
《基本・C?MOS標準ロジックIC活用マスタ》（CQ出版社）
目錄
第1章 CMOS器件的現狀1.1 半導體器件的分類
1.2 CMOS器件的特徵
1.3 CMOS產品的種類和特點
第2章 CMOS的結構
2.1 CMOS的結構
2.2 設計規則
2.3 CMOS的製造工程
2.3.1 襯底材料的製作
2.3.2 前工序
2.3.3 後工序
第3章 CMOS的基本特性與邏輯電路的基本結構
3.1 CMOS的基本特性
3.1.1 N-ch MOS FET的特性表達式
3.1.2 P-ch MOS FET的特性表達式
3.1.3 CMOS反相器的特性
3.1.4 邏輯閾值電壓
3.1.5 過渡區中的輸出電壓
3.1.6 電阻近似
3.2 CMOS的特點
3.2.1 功率消耗小
3.2.2 能夠在低電壓下工作/工作電壓範圍寬
3.2.3 噪聲餘量大
3.2.4 容易集成化
3.2.5 輸入阻抗高
3.2.6 基於輸入電容的初次記憶
3.3 基本邏輯電路
3.4 正邏輯與負邏輯
3.5 基本電路
3.5.1 反相器
反相器是可以將輸入信號的相位反轉180度，這種電路套用在摸擬電路，比如說音頻放大，時鐘振盪器等。在電子線路設計中,經常要用到反相器
3.5.2 NAND門
3.5.3 NOR門
3.5.4 AND，OR門
3.5.5 傳輸門
所謂傳輸門（TG）就是一種傳輸模擬信號的模擬開關。CMOS傳輸門由一個P溝道和一個N溝道增強型MOSFET並聯而成
3.5.6 時鐘脈衝門
3.5.7 ExclusiveOR/NOR門
3.5.8 觸發器
觸發器（trigger）是個特殊的存儲過程，它的執行不是由程式調用，也不是手工啟動，而是由事件來觸發，比如當對一個表進行操作（ insert，delete， update）時就會激活它執行。觸發器經常用於加強數據的完整性約束和業務規則等。 觸發器可以從 DBA_TRIGGERS ，USER_TRIGGERS 數據字典中查到。
3.6 CMOS的保護電路
3.6.1 輸入保護電路
3.6.2 輸出的保護
3.6.3 電源/GND浮動時的保護
第4章 CMOS器件的種類與特徵
4.1 CMOS標準邏輯
4.1.1 雙極邏輯的誕生
4.1.2 CMOS邏輯的誕生
4.2 74***型的魅力
4.2.1 BiCMOS邏輯的特徵
4.2.2 ECL的特徵
4.2.3 ASIC的問世與標準邏輯的需要
4.2.4 單門邏輯的誕生
4.2.5 低電壓化的趨勢
4.2.6 封裝的發展趨勢
4.3 存儲器
4.3.1 ROM
ROM是唯讀記憶體（Read-Only Memory）的簡稱，是一種只能讀出事先所存數據的固態半導體存儲器。其特性是一旦儲存資料就無法再將之改變或刪除。通常用在不需經常變更資料的電子或電腦系統中，資料並且不會因為電源關閉而消失。
4.3.2 RAM
RAM（random access memory）隨機存儲器。存儲單元的內容可按需隨意取出或存入，且存取的速度與存儲單元的位置無關的存儲器。這種存儲器在斷電時將丟失其存儲內容，故主要用於存儲短時間使用的程式。 按照存儲信息的不同，隨機存儲器又分為靜態隨機存儲器（Static RAM,SRAM)和動態隨機存儲器（Dynamic RAM,DRAM)。
4.4 ASIC的種類與特徵
4.4.1 ASIC化的潮流
4.4.2 半定製
4.4.3 PLD
可程式邏輯器件PLD（programmable logic device) ：PLD是做為一種通用積體電路生產的，他的邏輯功能按照用戶對器件編程來決定。一般的PLD的集成度很高，足以滿足設計一般的數字系統的需要。這樣就可以由設計人員自行編程而把一個數字系統“集成”在一片PLD上，而不必去請晶片製造廠商設計和製作專用的積體電路晶片了。
早期的可程式邏輯器件只有可程式唯讀存貯器(PROM)、紫外線可擦除唯讀存貯器(EPROM)和電可擦除唯讀存貯器(EEPROM)三種。由於結構的限制，它們只能完成簡單的數字邏輯功能。
其後，出現了一類結構上稍複雜的可程式晶片，即可程式邏輯器件，它能夠完成各種數字邏輯功能。典型的PLD由一個“與”門和一個“或”門陣列組成，而任意一個組合邏輯都可以用“與一或”表達式來描述，所以， PLD能以乘積和的形式完成大量的組合邏輯功能。這一階段的產品主要有PAL和GAL。PAL由一個可程式的“與”平面和一個固定的“或”平面構成，或門的輸出可以通過觸發器有選擇地被置為暫存狀態。PAL器件是現場可程式的，它的實現工藝有反熔絲技術、EPROM技術和EEPROM技術。還有一類結構更為靈活的邏輯器件是可程式邏輯陣列(PLA)，它也由一個“與”平面和一個“或”平面構成，但是這兩個平面的連線關係是可程式的。PLA器件既有現場可程式的，也有掩膜可程式的。在PAL的基礎上，又發展了一種通用陣列邏輯GAL，如GAL16V8,GAL22V10 等。它採用了EEPROM工藝，實現了電可按除、電可改寫，其輸出結構是可程式的邏輯宏單元，因而它的設計具有很強的靈活性，至今仍有許多人使用。這些早期的PLD器件的一個共同特點是可以實現速度特性較好的邏輯功能，但其過於簡單的結構也使它們只能實現規模較小的電路。為了彌補這一缺陷，20世紀80年代中期Altera和Xilinx分別推出了類似於PAL結構的擴展型 CPLD和與標準門陣列類似的FPGA，它們都具有體系結構和邏輯單元靈活、集成度高以及適用範圍寬等特點。這兩種器件兼容了PLD和通用門陣列的優點，可實現較大規模的電路，編程也很靈活。與門陣列等其它ASIC相比，它們又具有設計開發周期短、設計製造成本低、開發工具先進、標準產品無需測試、質量穩定以及可實時線上檢驗等優點，因此被廣泛套用於產品的原型設計和產品生產(一般在10,000件以下)之中。幾乎所有套用門陣列、PLD和中小規模通用數字積體電路的場合均可套用FPGA和CPLD器件。
4.4.4 門陣列
門陣列是指由半導體廠商準備出已經在矽片上形成了被稱為基本單元的邏輯門的母板,通過按照用戶希望的電路進行布線,在母板上形成電路的半客戶定製品晶片。門陣列使用通用的母板,不僅可大幅度的縮短生產工期,還可以實現低成本,因此被廣泛的套用在從數位相機、DVD刻錄機等民用設備到機器人、工業工具機等工業設備的多種領域。
門陣列屬於半定製的積體電路，可分為有信道和無信道兩種。
有信道門陣列是在一個晶片上把門排列成陣列形式，嚴格地講是把單元(含有若干個器件)排列成陣列形式。單元被排列成行，行與行之間留有作為連線用的信道區，信道的寬度是固定的。這就是“有信道門陣列”這一名稱的由來。為了保證單元之間的布線具有100%的布通率，需要有較寬的信道，但這樣會導致無用的走線區域，因而浪費了矽面積。
4.4.5 標準單元
4.4.6 全定製LSI
4.5 半定製LSI的設計方法
第5章 標準邏輯IC的功能與使用方法
5.1 組合邏輯電路
5.1.1 門電路
5.1.2 門電路的套用舉例
5.1.3 特殊門電路
5.1.4 開路漏極
5.1.5 模擬開關
5.1.6 匯流排緩衝器
匯流排緩衝器在匯流排傳輸中起數據暫存緩衝的作用。其典型晶片有74LS244和74LS245 。
74LS244是一種8位三態緩衝器，可用來進行匯流排的單向傳輸控制。
74LS245是一種8位的雙向傳輸的三態緩衝器，可用來進行匯流排的雙向傳輸控制，所以也稱匯流排收發器。
5.1.7 雙向匯流排緩衝器
5.1.8 匯流排緩衝器與匯流排的連線
5.1.9 多路轉換器/逆多路轉換器/選擇器
5.1.10 在多變數1輸出邏輯電路中的套用
5.1.11 解碼器/編碼器
碼器是組合邏輯電路的一個重要的器件，其可以分為：變數解碼和顯示解碼兩類。 變數解碼一般是一種較少輸入變為較多輸出的器件，一般分為2n解碼和8421BCD碼解碼兩類。 顯示解碼主要解決二進制數顯示成對應的十、或十六進制數的轉換功能，一般其可分為驅動LED和驅動LCD兩類。
解碼是編碼的逆過程，在編碼時，每一種二進制代碼，都賦予了特定的含義，即都表示了一個確定的信號或者對象。把代碼狀態的特定含義“翻譯”出來的過程叫做解碼，實現解碼操作的電路稱為解碼器。或者說，解碼器是可以將輸入二進制代碼的狀態翻譯成輸出信號，以表示其原來含義的電路。
根據需要，輸出信號可以是脈衝，也可以是高電平或者低電平。
編碼器（encoder）是將信號（如比特流）或數據進行編制、轉換為可用以通訊、傳輸和存儲的信號形式的設備。編碼器把角位移或直線位移轉換成電信號，前者稱為碼盤，後者稱為碼尺。按照讀出方式編碼器可以分為接觸式和非接觸式兩種；按照工作原理編碼器可分為增量式和絕對式兩類。增量式編碼器是將位移轉換成周期性的電信號，再把這個電信號轉變成計數脈衝，用脈衝的個數表示位移的大小。絕對式編碼器的每一個位置對應一個確定的數字碼，因此它的示值只與測量的起始和終止位置有關，而與測量的中間過程無關。
5.1.12 使用解碼器的CPU周邊LSI的選擇
5.2 時序邏輯電路
5.2.1 鎖存器
鎖存器(Latch)是一種對脈衝電平敏感的存儲單元電路，它們可以在特定輸入脈衝電平作用下改變狀態。鎖存，就是把信號暫存以維持某種電平狀態。鎖存器的最主要作用是快取，其次完成高速的控制其與慢速的外設的不同步問題，再其次是解決驅動的問題，最後是解決一個 I/O 口既能輸出也能輸入的問題。
只有在有鎖存信號時輸入的狀態被保存到輸出，直到下一個鎖存信號。通常只有0和1兩個值。典型的邏輯電路是D觸發器。
由若干個鐘控D觸發器構成的一次能存儲多位二進制代碼的時序邏輯電路，叫鎖存器件。
邏輯結構與功能表
8位鎖存器74LS373的邏輯圖見圖所示。其中使能端G加入CP信號，D為數據信號。輸出控制信號為0時，鎖存器的數據通過三態門進行輸出。
5.2.2 鎖存器的套用舉例
5.2.3 匯流排數據的暫存記憶
5.3 觸發器
5.3.1 觸發器的動作
5.3.2 觸發器的套用舉例
5.3.3 匯流排的數據分配和保持電路
5.3.4 計數器
5.3.5 計數器的串級連線舉例
5.3.6 移位暫存器
5.3.7 移位暫存器的套用舉例
5.3.8 單穩多諧振盪器
5.3.9 單穩多諧振盪器的套用舉例
第6章 CMOS邏輯IC的特性
6.1 CMOS器件的接口
6.2 CMOS器件的標準接口
6.2.1 CMOS的輸入輸出特性
6.2.2 CMOS電平與TFL電平
6.2.3 CMOS電平的趨勢
6.3 接口的專門技術
6.3.1 扇出端數
6.3.2 三態輸出與輸出衝突
6.3.3 上/中/下沖，反射，激振噪聲
6.3.4 線連“或”電路與從低電壓向高電壓的電平變換
6.4 電壓變換接口
6.4.1 從高電壓向低電壓變換的接口
6.4.2 輸出的容忍功能
6.4.3 從低電壓向高電壓變換的接口
6.4.4 高→低/低→高雙向電壓變換接口
6.5 冒險
6.5.1 冒險引起的故障
6.5.2 電晶體與CMOS邏輯的接口
6.5.3 高速接口(單端與差動傳送)概要
6.5.4 單端
6.5.5 差動傳送(異動)
第7章 CMOS器件的失效模式
7.1 器件自身的失效
7.1.1 早期失效
7.1.2 偶然失效
7.1.3 耗損失效
7.2 失效模式
7.3 外來因素引起的失效
7.3.1 ESD岜成的損傷
7.3.2 閂鎖造成的損傷
第8章 器件模擬與傳輸模擬
8.1 SPICE與IBIS
8.1.1 SPICE
8.12 IBIS
8.1.3 IMIC
8.2 LSI設計流程
8.3 基於SPICE的器件/電路模擬
8.3.1 器件模擬
8.3.2 電路模擬
8.3.3 SPICE模擬器的功能
8.4 傳輸模擬
8.4.1 數位訊號的誤解
8.4.2 信號完整的基礎--方波是危險的
8.4.3 傳輸信號的高速化技巧
8.4.4 傳輸線的等效電路
8.4.5 基於IBIS傳輸模擬
8.4.6 EMI的法規
參考文獻
