內容簡介
數制與碼制，邏輯代數基礎，邏輯門電路，組合邏輯電路，觸發器，時序邏輯電路，脈衝波形的產生和整形，半導體存儲器，數-模轉換和模-數轉換，現代數字系統設計與實現方法(具體包括可程式邏輯器件、電子設計自動化、硬體描述語言、現代數字系統的設計方法與流程等)。《數字電路及系統設計》以培養分析、設計數字電子系統的能力為核心，力求做到內容全面、深度適中、注重基礎、兼顧實用、結構合理、組合靈活。
《數字電路及系統設計》可作為高等學校電氣信息類各專業本科、專科“數字電路”類課程的教材和參考書，亦可供其他專業師生及相關工程技術人員選用和參考。
圖書目錄
第1章 數制與碼制
1.1 數制
1.1.1 計數體制
1.1.2 不同數制之間的轉換
1.2 編碼
1.2.1 二-十進制編碼
1.2.2 可靠性編碼
1.2.3 字元編碼
1.3 二進制數的算術運算
1.3.1 二進制算術運算的特點
1.3.2 原碼、反碼、補碼和補碼運算
本章習題
第2章 邏輯代數基礎
邏輯運算又稱布爾運算布爾用數學方法研究邏輯問題，成功地建立了邏輯演算。他用等式表示判斷，把推理看作等式的變換。這種變換的有效性不依賴人們對符號的解釋，只依賴於符號的組合規律 。這一邏輯理論人們常稱它為布爾代數。20世紀30年代，邏輯代數在電路系統上獲得套用，隨後，由於電子技術與計算機的發展，出現各種複雜的大系統，它們的變換規律也遵守布爾所揭示的規律。邏輯運算 (logical operators) 通常用來測試真假值。最常見到的邏輯運算就是循環的處理，用來判斷是否該離開循環或繼續執行循環內的指令。
2.1 基本運算、公式和定理
2.1.1 基本邏輯運算
2.1.2 公式和定理
2.2 邏輯函式的表示方法
2.2.1 真值表
2.2.2 邏輯函式表達式
2.2.3 卡諾圖
2.2.4 邏輯圖
2.3 邏輯函式的化簡方法
2.3.1 化簡的意義和最簡的概念
2.3.2 公式法化簡
2.3.3 圖形法化簡
2.3.4 具有無關項的邏輯函式化簡
本章習題
第3章 邏輯門電路
3.1 概述
3.1.1 邏輯門電路的基本概念和原理
邏輯門是在積體電路（也稱：積體電路）上的基本組件。
邏輯門可以用電阻、電容、二極體、三極體等分立原件構成，成為 分立元件門。也可以
將門電路的所有器件及連線導線製作在同一塊半導體基片上，構成 集成邏輯門電路。
簡單的邏輯門可由電晶體組成。這些電晶體的組合可以使代表兩種信號的高低電平在通過它們之後產生高電平或者低電平的信號。
高、低電平可以分別代表邏輯上的“真”與“假”或二進制當中的1和0，從而實現邏輯運算。常見的邏輯門包括“與”門，“或”門，“非”門，“異或”門（也稱：互斥或）等等。
邏輯門可以組合使用實現更為複雜的邏輯運算。
邏輯門電路是數字電路中最基本的邏輯元件。所謂門就是一種開關，它能按照一定的條件去控制信號的通過或不通過。門電路的輸入和輸出之間存在一定的邏輯關係(因果關係)，所以門電路又稱為邏輯門電路。基本邏輯關係為“與”、“或”、“非”三種。邏輯門電路按其內部有源器件的不同可以分為三大類。第一類為雙極型電晶體邏輯門電路，包括TTL、ECL電路和I2L電路等幾種類型；第二類為單極型MOS邏輯門電路，包括NMOS、PMOS、LDMOS、VDMOS、VVMOS、IGT等幾種類型；第三類則是二者的組合BICMOS門電路。常用的是CMOS邏輯門電路
3.1.2 數字積體電路的分類和特點
3.2 半導體元件的開關特性
3.3 ttl門電路
集電極開路門，即OC門，是一種能夠實現線邏輯的電路。OC與非門電路的特點是將原 TTL與非門電路中的VT3管（見圖1）集電極開路，並取消集成電極電阻。所以，使用OC門時，為保證電路正常工作，必須外接一隻RL電阻與電源VCC相連，稱為上拉電阻，如圖2(a)所示。
3.3.1 ttl與非門
3.3.2 其他類型的ttl門電路
3.3.3 ttl器件的選擇和使用要點
3.4 cmos門電路
3.4.1 cmos基本門電路
3.4.2 其他類型的cmos門電路
3.4.3 cmos器件的選擇和使用要點
本章習題
第4章 組合邏輯電路
4.1 概述
4.2 組合邏輯電路的分析方法
4.3 常用組合邏輯電路與器件
4.3.1 編碼器
編碼器（encoder）是將信號（如比特流）或數據進行編制、轉換為可用以通訊、傳輸和存儲的信號形式的設備。編碼器把角位移或直線位移轉換成電信號，前者稱為碼盤，後者稱為碼尺。按照讀出方式編碼器可以分為接觸式和非接觸式兩種；按照工作原理編碼器可分為增量式和絕對式兩類。增量式編碼器是將位移轉換成周期性的電信號，再把這個電信號轉變成計數脈衝，用脈衝的個數表示位移的大小。絕對式編碼器的每一個位置對應一個確定的數字碼，因此它的示值只與測量的起始和終止位置有關，而與測量的中間過程無關。
4.3.2 解碼器
解碼器是組合邏輯電路的一個重要的器件，其可以分為：變數解碼和顯示解碼兩類。 變數解碼一般是一種較少輸入變為較多輸出的器件，一般分為2n解碼和8421BCD碼解碼兩類。 顯示解碼主要解決二進制數顯示成對應的十、或十六進制數的轉換功能，一般其可分為驅動LED和驅動LCD兩類。
4.3.3 數據選擇器
4.3.4 加法器
加法器是產生數的和的裝置。加數和被加數為輸入，和數與進位為輸出的裝置為半加器。若加數、被加數與低位的進位數為輸入，而和數與進位為輸出則為全加器。常用作計算機算術邏輯部件，執行邏輯操作、移位與指令調用。在電子學中，加法器是一種數位電路，其可進行數字的加法計算。在現代的電腦中，加法器存在於算術邏輯單元（ALU）之中。 加法器可以用來表示各種數值，如：BCD、加三碼，主要的加法器是以二進制作運算。由於負數可用二的補數來表示，所以加減器也就不那么必要。
加法器是為了實現加法的。
即是產生數的和的裝置。加數和被加數為輸入，和數與進位為輸出的裝置為半加器。若加數、被加數與低位的進位數為輸入，而和數與進位為輸出則為全加器。常用作計算機算術邏輯部件，執行邏輯操作、移位與指令調用。
對於1位的二進制加法，相關的有五個的量：1，被加數A，2，被加數B，3，前一位的進位CIN，4，此位二數相加的和S，5，此位二數相加產生的進位COUT。前三個量為輸入量，後兩個量為輸出量，五個量均為1位。
對於32位的二進制加法，相關的也有五個量：1，被加數A（32位），2，被加數B（32位），3，前一位的進位CIN（1位），4，此位二數相加的和S（32位），5，此位二數相加產生的進位COUT（1位）。
要實現32位的二進制加法，一種自然的想法就是將1位的二進制加法重複32次（即逐位進位加法器）。這樣做無疑是可行且易行的，但由於每一位的CIN都是由前一位的COUT提供的，所以第2位必須在第1位計算出結果後，才能開始計算；第3位必須在第2位計算出結果後，才能開始計算，等等。而最後的第32位必須在前31位全部計算出結果後，才能開始計算。這樣的方法，使得實現32位的二進制加法所需的時間是實現1位的二進制加法的時間的32倍。
4.3.5 數值比較器
在數字電路中，經常需要對兩個位數相同的二進制數進行比較，以判斷它們的相對大小或者是否相等，用來實現這一功能的邏輯電路就成為數值比較器。
數值比較器就是對兩數A、B進行比較，以判斷其大小的邏輯電路。比較結果有A>B、A<B以及A=B三種情況。
1．一位數值比較器
1位數值比較器是多位比較器的基礎。當A和B都是1位數時，它們只能取0或1兩種值，由此可寫出1位數值比較器的真值表：
由真值表得到如下邏輯表達式：
由以上邏輯表達式可畫出如下圖所示的邏輯電路。實際套用中，可根據具體情況選用邏輯門。
2.兩位數值比較器 現在分析比較兩位數字A1A0和B1B0的情況。 利用1位比較器的結果，可以列出簡化的真值表如下：
為了減少符號的種類，不再使用字母L，而以（Ai>Bi）、（AiB1）=0和（A1<B1）=0作用，或門也打開，低位的比較結果直接送達輸出端，即低位的比較結果決定兩數誰大、誰小或者相等。
二、集成數值比較器
我們以74LS85為例來說明集成數值比較器。
1.集成數值比較器74LS85得功能 集成數值比較器74LS85是4位數值比較器，其功能如下：
從功能表可以看出，該比較器的比較原理和兩位比較器的比較原理相同。兩個4位數的比較是從A的最高位A3和B的最高位B3進行比較，如果它們不相等，則該位的比較結果可以作為兩數的比較結果。若最高位A3=B3，則再比較次高位A2和B2，余類推。顯然，如果兩數相等，那么，比較步驟必須進行到最低位才能得到結果。 真值表中的輸入變數包括A3與B3、A2與B2、A1與B1、A0與B0和A與B的比較結果。其中A和B是另外兩個低位數，IA>B、IA<B和IA=B是它們的比較結果。設定低位數比較結果輸入端是為了能與其他數值比較器連線，以便組成位數更多的數值比較器。根據1位數值比較器邏輯表達式可知：
再根據74LS85的功能表可
上式與邏輯圖一致。由上式可以看出，僅對4位數進行比較時，應對IA>B、IAB=IA<B=0，IA=B=1。
2.數值比較器的位數擴展
現在來討論一下數值比較器的位數擴展問題。數值比較器的擴展方式有串聯和並聯兩種。
下圖表示兩個4位數值比較器串聯而成為一個8位數值比較器。
我們知道，對於兩個8位數，若高4位相同，它們的大小則由低4位的比較結果確定。因此，低4位的比較結果應作為高4位的條件，即低4位比較器的輸出端應分別與高4位比較器的IA>B、IA<B、IA=B端連線。
當位數較多且要滿足一定的速度要求時，可以採取並聯方式。
由圖可以看出，這裡採用兩級比較方法，將16位按高低位次序分成4組，每組4位，各組的比較是並行進行的。將每組的比較結果再經4位比較器進行比較後得出結果。顯然，從數據輸入到穩定輸出只需兩倍的4位比較器延遲時間，若用串聯方式，則16位的數值比較器從輸入到穩定輸出需要4倍的4位比較器的延遲時間。
4.4 組合邏輯電路的設計方法
4.4.1 用ssi器件設計組合邏輯電路舉例
4.4.2 用msi器件設計組合邏輯電路舉例
4.5 組合邏輯電路中的競爭冒險
4.5.1 競爭冒險的產生原因和分類
4.5.2 冒險現象的判別
4.5.3 消除競爭冒險的方法
本章習題
第5章 觸發器
5.1 概述
觸發器（trigger）是個特殊的存儲過程，它的執行不是由程式調用，也不是手工啟動，而是由事件來觸發，比如當對一個表進行操作（ insert，delete， update）時就會激活它執行。觸發器經常用於加強數據的完整性約束和業務規則等。 觸發器可以從 DBA_TRIGGERS ，USER_TRIGGERS 數據字典中查到。
5.2 rs觸發器的基本特性和電路結構
5.2.1 基本rs觸發器
5.2.2 同步rs觸發器
5.2.3 主從rs觸發器
5.2.4 觸發器的時間參數
5.3 d觸發器
5.4 jk觸發器
5.5 t觸發器和t觸發器
5.6 常用集成觸發器及其激勵功能轉換
本章習題
第6章 時序邏輯電路
6.1 概述
由多個觸發器和多個組合邏輯塊組成的網路。常用的有：計數器、複雜的數據流動控制邏輯、運算控制邏輯、指令分析和操作控制邏輯。同步時序邏輯是設計複雜的數字邏輯系統的核心。時序邏輯藉助於狀態暫存器記住它目前所處的狀態。在不同的狀態下，即使所有的輸入都相同，其輸出也不一定相同。
6.1.1 時序邏輯電路的基本概念
6.1.2 時序邏輯電路的分類
6.1.3 常用的時序邏輯電路模組
6.2 時序邏輯電路的基本結構和描述方法
6.3 時序邏輯電路的一般分析方法
6.4 同步時序邏輯電路的一般設計方法
6.4.1 同步時序邏輯電路的設計
6.4.2 時序邏輯電路的asm圖描述
6.4.3 狀態化簡的一般方法
6.4.4 狀態編碼分配的一般規則
6.5 常用時序邏輯器件及其套用
6.5.1 基於msi的時序電路分析和設計方法
6.5.2 集成計數器及其套用
6.5.3 集成移位暫存器及其套用
6.5.4 集成暫存器和集成鎖存器
本章習題
第7章 脈衝波形的產生和整形
7.1 概述
7.2 多諧振盪器
7.2.1 cmos邏輯門組成的多諧振盪器
7.2.2 555定時器構成的多諧振盪器
7.2.3 石英晶體振盪器
石英晶體振盪器，石英諧振器簡稱為晶振，它是利用具有壓電效應的石英晶體片製成的。這種石英晶體薄片受到外加交變電場的作用時會產生機械振動，當交變電場的頻率與石英晶體的固有頻率相同時，振動便變得很強烈，這就是晶體諧振特性的反應。利用這種特性，就可以用石英諧振器取代LC(線圈和電容)諧振迴路、濾波器等。由於石英諧振器具有體積小、重量輕、可靠性高、頻率穩定度高等優點，被套用於家用電器和通信設備中。石英諧振器因具有極高的頻率穩定性，故主要用在要求頻率十分穩定的振盪電路中作諧振元件。
頻率範圍很寬，頻率穩定度在10-4～10-12範圍內，經校準一年內可保持1
0-9的準確度，高質量的石英晶體振盪器，在經常校準時，頻率準確可達10-11.高效能模擬與混合信號IC廠商Silicon Laboratories(芯科實驗室有限公司)日前推出業界第一款支持輸出頻率可程式的振盪器(XO)和壓控振盪器(VCXO)。Si570/1系列採用公司專利的DSPLL技術和業界標準的I2C接口，通過對I2C接口的操作，一顆器件就能產生10MHz到1.4GHz的任何輸出頻率，同時將均方根抖動幅度減少到0.3ps左右。Si570任意頻率XO和Si571任意頻率VCXO最適合需要彈性頻率源的高效能套用，包括下一代網路設備、無線基站，測試與測量裝置、高畫質電視視頻基礎設施和高速數據採集裝置。
硬體設計人員過去必須用多個固定頻率XO、VCXO或壓控SAW振盪器(VCSO)，才能開發出複雜系統所需的可變頻率架構，並讓它們以不同頻率操作。但這種方法的成本很高，需要複雜的模擬鎖相迴路(PLL)設計和布局，還會延長新開發產品的上市時間。
7.3 單穩態觸發器
7.3.1 cmos微分型單穩態觸發器
7.3.2 555定時器構成的單穩態觸發器
7.3.3 可重複觸發的單穩態觸發器
7.3.4 集成單穩態觸發器
7.3.5 單穩態觸發器的套用
7.4 施密特觸發器
7.4.1 用門電路組成的施密特觸發器
7.4.2 常用的集成施密特觸發器
7.4.3 施密特觸發器的套用
本章習題
第8章 半導體存儲器
8.1 概述
半導體存儲器(semi-conductor memory)
是一種以半導體電路作為存儲媒體的存儲器,記憶體儲器就是由稱為存儲器晶片的半導體積體電路組成。
按其功能可分為：隨機存取存儲器（簡稱RAM）和唯讀存儲器（唯讀ROM）
RAM包括DRAM（動態隨機存取存儲器）和SRAM（靜態隨機存取存儲器），當關機或斷電時，其中的 信息都會隨之丟失。 DRAM主要用於主存（記憶體的主體部分），SRAM主要用於高速快取存儲器。
ROM 主要用於BIOS存儲器。
按其製造工藝可分為：雙極電晶體存儲器和MOS電晶體存儲器。
按其存儲原理可分為：靜態和動態兩種。
其優點是：體積小、存儲速度快、存儲密度高、與邏輯電路接口容易。
主要用作高速緩衝存儲器、主存儲器、唯讀存儲器、堆疊存儲器等。
半導體存儲器的技術指標主要有：
1. 存儲容量：存儲單元個數M×每單元位數N
2. 存取時間：從啟動讀(寫)操作到操作完成的時間
3. 存取周期：兩次獨立的存儲器操作所需間隔的最小時間
4. 平均故障間隔時間MTBF（可靠性）
5. 功耗：動態功耗、靜態功耗
8.1.1 分類與特點
8.1.2 主要性能指標
8.2 唯讀存儲器
8.2.1 唯讀存儲器的結構
8.2.2 唯讀存儲器的編程及分類
8.3 隨機存儲器
8.3.1 隨機存儲器的基本結構
8.3.2 隨機存儲器的主要類型
8.3.3 靜態隨機存儲器
一般計算機系統使用的隨機存取記憶體(RAM)可分動態(DRAM)與靜態隨機存取記憶體(SRAM)兩種，差異在於DRAM需要由存儲器控制電路按一定周期對存儲器刷新，才能維繫數據保存，SRAM的數據則不需要刷新過程，在上電期間，數據不會丟失。
SRAM存儲電路以雙穩態觸發器為基礎，其一位存儲單元類似於D鎖存器。數據一經寫入只要不關掉電源，則將已知保持有效。而DRAM存儲電路以電容為基礎，靠晶片內部電容電荷的有無來表示信息，為防止由於電容漏電所引起的信息丟失，就需要在一定的時間間隔內對電容進行充電，這種充電的過程稱為DRAM的刷新。
8.3.4 動態隨機存儲器
8.4 存儲器容量的擴展
8.5 利用存儲器實現邏輯函式
本章習題
第9章 數-模轉換和模-數轉換
9.1 數-模轉換
9.1.1 數-模轉換器的基本原理
數-模轉換器
digital-to-analog converter
把數位訊號轉換成模擬信號的轉換器。簡稱D/A。在計算機套用中，計算機運算、加工處理的信號都是數字量，而計算機控制的對象又都是模擬量（連續變化的電壓和電流），這就需要將數位訊號轉換成相對應的模擬信號，即使用D/A轉換器。轉換技術主要有R-2R梯形電阻網路方式與小數二進制權電流方式兩種。D/A是計算機同外界通信的重要接口之一。
9.1.2 常用的數-模轉換技術
9.1.3 數-模轉換器的主要技術參數
9.1.4 集成dac的選用
9.1.5 數-模轉換器輸出極性的擴展
9.1.6 數-模轉換器的典型套用
9.2 模-數轉換
9.2.1 模-數轉換器的主要參數
9.2.2 常用的模-數轉換技術
9.2.3 集成adc的選用
9.2.4 採樣-保持器的原理和指標
本章習題
第10章 現代數字系統的設計與實現方法
10.1 現代數字系統的主要構件——可程式邏輯器件
10.1.1 可程式器件概述
10.1.2 可程式邏輯器件的分類與特點
10.1.3 cpld的典型結構和原理
10.1.4 fpga的典型結構和原理
10.1.5 可程式邏輯器件的開發流程
10.3 現代數字系統的描述工具——硬體描述語言
10.3.1 硬體描述語言verilog-hdl簡介
10.3.2 硬體描述語言vhdl簡介
10.4 現代數字系統的設計方法和流程
10.4.1 傳統的電路設計流程及其困境
10.4.2 現代電子設計的基本流程和方法
本章習題
參考文獻
