半導體外延

矽及鍺矽外延工藝在現代積體電路製造中套用十分廣泛,概括起來主要包括:
1.矽襯體外延:矽片製造中為了提高矽片的品質通常在矽片上外延一層純淨度更高的本徵矽，或者在高攙雜矽襯底上生長外延層以防止器件的閂鎖（latch up)效應。
2.異質結雙極電晶體（Hetero-junction Bipolar Transistor,簡稱HBT）基區（base）異質結SiGe外延：其原理是在基區摻入Ge組分，通過減小能頻寬度，從而使基區少子從發射區到基區跨越的勢壘高度降低，從而提高發射效率，因而，很大程度上提高了電流放大係數。在滿足一定的放大係數的前提下，基區可以重摻雜，並且可以做得較薄，這樣就減少了載流子的基區渡越時間，從而提高期間的截止頻率（Cut-off Frequency）,這正是異質結在超高速，超高頻器件中的優勢所在。
3.CMOS源（source）漏（drain）區選擇性Si/SiGe外延：進入90nm工藝時代後，隨著積體電路器件尺寸的大幅度減少，源漏極的結深越來越淺，需要採用選擇性外延技（SEG）以增厚源漏極（elevated source/drain）來作為後續矽化（silicide）反應的犧牲層（ sacrificial layer）,從而降低串聯電阻，有報導稱這項技術導致了飽和電流（Idsat）有15%的增加。而對於正在研發中的65/45nm技術工藝，有人採用對PMOS源漏極刻蝕後外延SiGe層來引入對溝道德壓應力（compressive stress）,以提高孔穴（hole）的遷移率（mobility）,據報導稱實現了飽和電流（Idsat）35%的增加。
4.應變矽（strain silicon）外延：在鬆弛(relaxed)的SiGe層上面外延Si,由於Si跟SiGe晶格常數失配而導致Si單晶層受到下面SiGe層的拉伸應力（tensile stress）而使得電子的遷移率（mobility）得到增大，而Idsat得增大意味著器件回響速度的提高，這項技術正成為各國研究熱點。