《SystemVerilog驗證》

《SystemVerilog驗證》是（美）克里斯·斯皮爾所著，科學出版社2009年出版。本書可供具有一定Vetilog編程基礎的電路工程技術人員使用，也可作為高等院校電子類、自動化類、計算機類的學生參考書。

基本信息

• 名稱：《SystemVerilog驗證》
• 作者：（美）克里斯·斯皮爾　著，張春　等譯
• 價格：￥55.00
• 字數：541000
• ISBN：9787030253064
• 出版社：科學出版社
• 頁數：365
• 開本：16
• 出版時間：2009年9月1日
• 裝幀：平裝

書籍簡介

：《SystemVerilog驗證》

本書講解了SystemVerilog語言的工作原理，介紹了類、隨機化和功能覆蓋率等測試手段和概念，並且在創建測試平台方面提供了很多引導性的建議。本書藉助大量的實例說明SystemVerilog的各種驗證方法，以及如何根據實際的套用情況選擇最優的方法達到儘可能高的覆蓋率。而且，重點演示了如何使用面向對象編程(OOP)的方法建立由覆蓋率驅動並且受約束的基本的隨機分層測試平台，此外，還論述了SystemVerilog與C語言的接口技術。

看點

本書可以作為學習SystemVerilog驗證語言的初級階段讀物。書中描述了語言的工作原理並且包含了很多例子，這些例子演示了如何使用面向對象編程(OOP)的方法建立一個基本的、由覆蓋率驅動並且受約束的隨機分層測試平台。本書在創建測試平台方面有很多引導性的建議，能夠幫你弄清楚為什麼要使用類、隨機化和功能覆蓋率的概念。一旦你掌握了這門語言，就可以通過參考文獻中所列舉的方法學方面的書籍來學習關於建立測試平台的更多信息。

目錄

第1章驗證導論
1.1驗證流程
1.1.1不同層次上的測試
1.1.2驗證計畫
1.2驗證方法學
1.3基本測試平台的功能
1.4定向測試
1.5方法學基礎
1.6受約束的隨機激勵
1.7你的隨機化對象是什麼
1.7.1設備和環境配置
1.7.2輸入數據
1.7.3協定異常、錯誤和違例
1.7.4時延和同步
1.7.5並行的隨機測試