Wire[Verilog語言關鍵字]

Verilog語言中的數據類型

module top;

wire y;

reg a, b;

DUT u1(y,a,b);

initial

begin

a = 0; b = 0;

#10 a =1; ….

end

endmodule

Verilog HDL的數據對象中的連線型變數；

類似於信號；

數據類型默認為wire；