基本信息
Verilog HDL與FPGA數字系統設計
書號： 48951
ISBN： 978-7-111-48951-1
作者： 羅傑
印次： 1-3
開本： 16開
字數： 378千字
定價： 69.0
所屬叢書： 高等院校電子信息與電氣學科系列規劃教材
出版日期： 2017-04-21
內容簡介
本書是根據電子技術的發展和我國高等教育發展的新形勢,以及作者多年教學與實踐經驗的基礎上而編寫的。內容覆蓋了數字邏輯設計基礎、VerilogHDL基礎知識與建模方法、有限狀態機設計、可程式邏輯器件及其開發工具、數字電路與系統設計實例、數字電路動態仿真與靜態時序分析等相關知識。本書將數字邏輯設計和VerilogHDL有機地結合在一起，方便讀者快速地掌握數字邏輯的基礎知識和VerilogHDL建模方法，熟悉用EDA方法設計數字系統的技巧。本書不僅注重基礎知識的介紹，而且力求向讀者系統地講解VerilogHDL在數字系統設計方面的實際套用。本書以QuartusⅡ9.1為軟體平台，所有程式都通過了DE2開發板的硬體測試，讀者可參考使用。本書可用作高等院校電氣信息類等專業本、專科生的教材或教學參考書，也可以作為電子技術課程設計、電子設計大賽或數字系統設計工程技術人員學習EDA技術的參考書。
目錄信息
前言
教學建議
第一篇數字系統基礎
第1章數字邏輯設計基礎/
1 1數字電路的發展歷史及分類/
1 2邏輯運算及邏輯門/
1 2 1基本邏輯運算及對應的邏輯門/
1 2 2常用複合邏輯運算及對應的邏輯門/
1 2 3集成邏輯門電路簡介/
1 2 4三態門/
1 3邏輯代數的基本公式和規則/
1 3 1邏輯代數的基本公式/
1 3 2邏輯代數的基本規則/
1 3 3基本公式的套用/
1 4邏輯函式的代數化簡法/
1 5邏輯函式的卡諾圖化簡法/
1 5 1最小項的定義和性質/
1 5 2邏輯函式的最小項表達式/
1 5 3用卡諾圖表示邏輯函式/
1 5 4用卡諾圖化簡邏輯函式/
1 5 5用卡諾圖化簡含無關項的邏輯函式/
1 6組合邏輯電路設計/
1 6 1組合邏輯電路設計的一般步驟/
1 6 2組合邏輯電路設計舉例/
小結/
習題/
第2章Verilog HDL入門與功能仿真/
2 1硬體描述語言簡介/
2 1 1硬體描述語言的起源/
2 1 2硬體描述語言的特點/
2 2Verilog HDL程式的基本結構/
2 2 1Verilog HDL程式的基本概述/
2 2 2簡單Verilog HDL程式實例/
2 3邏輯功能的仿真驗證過程/
2 3 1激勵塊/
2 3 2仿真過程簡介/
2 4ModelSim仿真軟體的使用/
2 4 1創建工作目錄/
2 4 2輸入源檔案/
2 4 3建立工作庫/
2 4 4編譯設計檔案/
2 4 5將設計檔案載入仿真器/
2 4 6運行仿真器/
2 5Verilog HDL功能仿真常用命令/
2 5 1系統任務/
2 5 2編譯器指令/
小結/
習題/
第3章Verilog HDL基礎語法與組合邏輯電路建模/
3 1Verilog HDL基本語法規則/
3 1 1詞法規定/
3 1 2邏輯值集合/
3 1 3常量及其表示/
3 1 4數據類型/
3 2Verilog HDL門級建模/
3 2 1多輸入門/
3 2 2多輸出門/
3 2 3三態門/
3 2 4門級建模舉例/
3 3Verilog HDL數據流建模與運算符/
3 3 1數據流建模/
3 3 2表達式與運算元/
3 3 3運算符/
3 3 4運算符的優先權別/
3 4組合電路的行為級建模/
3 5分層次的電路設計方法/
3 5 1設計方法/
3 5 2模組實例引用語句/
3 6常用組合電路及其設計/
3 6 1編碼器/
3 6 2二進制解碼器/
3 6 3七段顯示解碼器/
3 6 4二進制數與8421 BCD碼的轉換/
小結/
習題/
第4章時序邏輯電路建模/
4 1鎖存器/
4 1 1基本SR鎖存器/
4 1 2門控D鎖存器/
4 1 3門控D鎖存器的VerilogHDL建模/
4 2時序電路建模基礎/
4 2 1阻塞型賦值語句和非阻塞型賦值語句/
4 2 2事件控制語句/
4 3觸發器/
4 3 1D觸發器的邏輯功能/
4 3 2有清零輸入和預置輸入的D觸發器/
4 3 3有使能端的D觸發器/
4 3 4D觸發器及其套用電路的Verilog HDL建模/
4 4暫存器和移位暫存器/
4 4 1暫存器及Verilog HDL建模/
4 4 2移位暫存器及Verilog HDL建模/
4 4 3移位暫存器的套用電路/
4 5同步計數器/
4 5 1同步計數器的設計/
4 5 2同步計數器的Verilog HDL建模/
4 6Verilog HDL函式與任務的使用/
4 6 1函式說明語句/
4 6 2任務說明語句/
4 7m序列碼產生電路設計/
小結/
習題/
第5章有限狀態機設計/
5 1狀態機的基本概念/
5 1 1狀態機的基本結構及類型/
5 1 2狀態機的狀態圖表示法/
5 1 3狀態機的設計步驟/
5 2基於Verilog HDL的狀態機描述方法/
5 2 1狀態圖的建立過程/
5 2 2狀態圖的描述方法/
5 3狀態機設計中的關鍵技術/
5 3 1狀態編碼/
5 3 2消除輸出端產生的毛刺/
5 3 3使用One Hot編碼方案設計狀態機/
5 4狀態機設計舉例/
5 4 1汽車尾燈控制電路設計/
5 4 2十字路口交通燈控制
電路設計/
小結/
習題/
第6章可程式邏輯器件/
6 1概述/
6 1 1PLD的歷史/
6 1 2PLD開發流程簡介/
6 1 3PLD器件的符號/
6 2簡單可程式邏輯器件/
6 2 1PLA/
6 2 2PAL/
6 3複雜可程式邏輯器件/
6 3 1CPLD的基本結構/
6 3 2邏輯塊/
6 3 3I/O塊/
6 3 4可程式內部互連線資源/
6 4現場可程式門陣列/
6 4 1FPGA實現邏輯函式的基本原理/
6 4 2FPGA的一般結構/
6 4 3基於LUT的邏輯塊/
6 4 4可程式布線資源/
6 4 5I/O塊/
小結/
習題/
第二篇數字系統設計實踐
第7章FPGA開發工具的使用/
7 1Quartus II軟體介紹/
7 1 1Quartus II 9 1軟體主界面/
7 1 2Quartus II的設計流程/
7 1 3USB Blaster 驅動安裝/
7 2基於原理圖的電路仿真/
7 2 1建立新的設計項目/
7 2 2輸入電路原理圖/
7 2 3編譯設計項目/
7 2 4仿真驗證設計項目/
7 2 5分析信號的延遲特性/
7 2 6實驗任務/
7 3基於Verilog HDL的電路設計與實現/
7 3 1半加器的設計與Verilog HDL建模舉例/
7 3 2輸入設計檔案/
7 3 3建立新的設計項目/
7 3 4編譯設計檔案/
7 3 5仿真驗證設計項目/
7 3 6分配引腳/
7 3 7對目標器件編程與硬體電路測試/
7 3 8使用電路網表觀察器查看電路圖/
7 3 9實驗任務/
7 4基於原理圖和Verilog HDL的層次化設計/
7 4 1編碼、解碼、顯示電路/
7 4 2建立新的設計項目/
7 4 3輸入HDL底層檔案並完善原理圖/
7 4 4分配引腳並編譯設計/
7 4 5仿真驗證設計項目/
7 4 6對目標器件編程與硬體電路測試/
7 4 7實驗任務/
7 5嵌入式邏輯分析儀SignalTap II的使用/
7 5 1SignalTap II的實現原理與使用流程/
7 5 2SignalTap II的基本使用方法/
7 5 3實驗任務/
7 6宏功能模組的調用/
7 6 1計數器模組LPM_COUNTER的配置與調用/
7 6 2嵌入式鎖相環模組ALTPLL的配置與調用/
7 6 3先進先出模組FIFO的配置與調用/
7 6 4存儲器模組LPM_ROM的配置與調用/
7 6 5實驗任務/
7 7在Quartus II中調用ModelSim進行仿真/
7 7 1乘法器模組LPM_MULT的配置與調用/
7 7 2仿真流程/
7 7 3實驗任務/
小結/
第8章數字電路與系統的設計實踐/
8 1變模計數器設計/
8 1 1功能要求/
8 1 2設計分析/
8 1 3邏輯設計/
8 1 4設計實現/
8 1 5實驗任務/
8 2移動顯示字元的設計/
8 2 1功能要求/
8 2 2設計分析/
8 2 3邏輯設計/
8 2 4設計實現/
8 2 5實驗任務/
8 3分頻器設計/
8 3 1功能要求/
8 3 2設計分析/
8 3 3邏輯設計/
8 3 4設計仿真/
8 3 5實際運行結果/
8 3 6實驗任務/
8 4籃球競賽30秒定時器設計/
8 4 1功能要求/
8 4 2設計分析/
8 4 3邏輯設計/
8 4 4設計實現/
8 4 5實驗任務/
8 5多功能數字鐘設計/
8 5 1功能要求/
8 5 2設計分析/
8 5 3數字鐘主體電路邏輯設計/
8 5 4功能擴展電路邏輯設計/
8 5 5頂層電路設計/
8 5 6實驗任務/
8 6頻率計設計/
8 6 1功能要求/
8 6 2設計分析/
8 6 3邏輯設計/
8 6 4頂層電路設計/
8 6 5實驗任務/
8 7DDS函式信號發生器的設計/
8 7 1功能要求/
8 7 2DDS產生波形的原理/
8 7 3設計分析/
8 7 4頂層電路設計/
8 7 5設計實現/
8 7 6D/A轉換電路及放大電路設計/
8 7 7實驗任務/
8 8有限狀態機實驗/
8 8 1功能要求/
8 8 2設計分析/
8 8 3邏輯設計/
8 8 4設計實現/
8 8 5實驗任務/
小結/
第9章靜態時序分析工具TimeQuest的使用/
9 1靜態時序分析基礎/
9 1 1同步路徑的分析/
9 1 2異步路徑的分析/
9 1 3外部同步路徑的分析/
9 1 4不同的時序模型/
9 2TimeQuest時序分析器的使用/
9 2 1TimeQuest的使用流程/
9 2 2兩級流水線乘法器設計/
9 2 3設定時序要求/
9 2 4全編譯並完成布局布線/
9 2 5驗證時序/
小結/
第10章異步串口通信及UART實現/
10 1UART接口實現原理/
10 1 1串列通信的概念/
10 1 2基本的UART通信協定/
10 2UART接口模組的層次化設計/
10 2 1UART接口的功能模組劃分/
10 2 2配置檔案/
10 2 3頂層模組的功能描述/
10 2 4接收模組的功能描述/
10 2 5傳送模組的功能描述/
10 2 6波特率變換模組的功能描述/
10 2 7微處理器接口模組的功能描述/
10 3對UART接口模組的功能仿真/
10 3 1對接收模組的功能仿真/
10 3 2對傳送模組的功能仿真/
10 3 3對波特率變換模組的功能仿真/
10 3 4對微處理器接口模組的功能仿真/
10 3 5對UART接口模組的功能仿真/
10 4邏輯綜合與時序仿真/
10 5下載與驗證測試/
10 5 1驗證系統概述/
10 5 2驗證結果/
小結/
第11章VGA接口控制器的設計/
11 1VGA接口標準和接口電路/
11 1 1VGA接口標準/
11 1 2VGA接口電路/
11 2VGA彩條信號發生器/
11 2 1功能要求/
11 2 2設計分析/
11 2 3邏輯設計/
11 2 4頂層電路設計/
11 2 5對目標器件編程與硬體電路測試/
11 2 6使用Signal Tap II觀察VGA工作時序/
11 2 7實驗任務/
11 324位點陣圖顯示/
11 3 1功能要求/
11 3 2設計分析/
11 3 3邏輯設計/
11 3 4頂層電路設計/
11 3 5對目標器件編程與硬體電路測試/
11 3 6實驗任務/
小結/
附錄AVerilog HDL關鍵字/
附錄B常用FPGA開發板介紹/
附錄CCyclone II系列器件結構/
參考文獻/
