後道工序

積體電路是依靠所謂的平面工藝一層一層製備起來的。對於邏輯器件，簡單地說，首先是在 Si襯底上劃分製備電晶體的區域(active area)，然後是離子注入實現N型和P型區域，其次是做柵極，隨後又是離子注入，完成每一個電晶體的源極(source)和漏極(drain)。這部分工藝流程是為了在 Si 襯底上實現N型和P型場效應電晶體，又被稱為前道工藝(front end of line，FEOL)。與之相對應的是後道(back end of line，BEOL)工藝，後道實際上就是建立若干層的導電金屬線，不同層金屬線之間由柱狀金屬相連。

目前大多選用 Cu 作為導電金屬，因此後道又被稱為 Cu 互聯(interconnect)。這些銅線負責把襯底上的電晶體按設計的要求連線起來，實現特定的功能。圖1是一個邏輯器件的剖面示意圖。新的集成技術在晶圓襯底上也添加了很多新型功能材料，例如：後道(BEOL)的低介電常數(εr < 2.4)絕緣材料，它是多孔的能有效降低後道金屬線之間的電容 。由於對Low-K材料的要求不斷提高，僅僅進行單工程開發評估是不夠的。為了達到總體最最佳化，還需要進行綜合評估，以解決多步驟的問題 。

後道工序

圖1 一個邏輯器件的剖面示意圖