《VERILOG HDL綜合實用教程》【原出版社】StarGalaxyPublishing
【作者】（美）J.Bhasker[同作者作品][作譯者介紹]
【譯者】孫海平[同譯者作品]
【出版社】清華大學出版社
【書號】7302077142
【出版日期】2004年1月
【開本】16開
【頁碼】188
【版次】1-1
【所屬分類】計算機>計算機輔助設計與工程計算>VHDL
通過本書，您可以：
·迅速開始編寫可綜合的Verilog模型。
·獲悉哪些語言結構可用於綜合，這些結構如何映射成硬體，以得到所期望的邏輯電路。
·學習如何避免功能的不匹配。
·立即開始使用許多常用的硬體元件模型，或針對套用稍作修改後為己所用。
內容簡介
本書的鮮明特色在於幫助讀者全面、正確地理解Verilog硬體描述語言的綜合。本書以電路綜合為目標，針對各種語言結構逐一討論了其可綜合性、仿真與綜合時的語義差別以及相關的各種相關的各種用法，給出了大量示例，對各種似是而非的用法作了對比，指出了其語義差別和所綜合出的電路在功能上的差異。本書的另一特色在於詳細介紹了設計模型的最佳化技術和驗證技術。本書內容全面、深入淺出、適用面廣，對於已經採用或打算採用Verilog語言作為電路設計手段的學生和工程人員而言是一本不可多得的好書。
作者簡介
J.Bhasker是IEEEPAR1364.1VerilogSynthesisInteroperabilityWorkingGroup(VerilogSIWG)的主席，該組織致力於建立用於RTL綜合的Verilog標準化子集。他是貝爾實驗室所開發的ArchSyn綜合系統的主要設計者之一。他曾為AT&T和Lucent的許多設計師講授VerilogHDI語言和VerilogHDL綜合課程。他還著有另外一本暢銷書“AVerilogHDLPrimer”。
目錄
譯者序
原書序
前言
第1章基礎知識
1.1什麼是綜合？
1.2設計流程中的綜合
1.3邏輯值體系
1.4位寬
1.5值保持器的硬體建模
第2章從Verilog結構到邏輯門
2.1持續賦值語句
2.2過程賦值語句
2.3邏輯算符
2.4算術算符
2.5關係算符
2.6相等性算符
2.7移位算符
2.8向量運算
2.9部分選取
2.10位選取
2.11條件表達式
2.12always語句
2.13if語句
2.14case語句
2.15再談鎖存器推導
2.16循環語句
2.17觸發器的建模
2.18再談阻塞式和非阻塞式賦值
2.19函式
2.20任務
2.21使用x值和z值
2.22門級建模
2.23模組實例化語句
2.24參數化的設計
第3章建模示例
3.1組合邏輯的建模
3.2時序邏輯的建模
3.3存儲器的建模
3.4編寫布爾等式
3.5有限狀態機的建模
3.6通用移位暫存器的建模
3.7ALU的建模
3.8計數器的建模
3.9參數化加法器的建模
3.10參數化的比較器的建模
3.11解碼器的建模
3.12多路選擇器的建模
3.13參數化的奇偶校驗生成器的建模
3.14三態門的建模
3.15數據流檢測模型
3.16階乘模型
3.17UART模型
3.18紙牌21點模型
第4章模型的最佳化
4.1資源分配
4.2公共子表達式
4.3代碼移位
4.4公因子提取
4.5交換律和結合律
4.6其他最佳化手段
4.7觸發器和鎖存器的最佳化
4.8設計規模
4.9使用括弧
第5章驗證
5.1測試平台
5.2賦值語句中的延遲
5.3懸空的連線埠
5.4遺失的鎖存器
5.5再談延遲
5.6事件表
5.7綜合指令
5.8變數的異步預置位
5.9阻塞式和非阻塞式賦值
附錄A可綜合的語言結構
附錄B通用庫
參考文獻
【譯者序】
數字積體電路在過去30年裡得到了長足發展，EDA(電子設計自動化)技術起到了至關重要的作用。其中，用於表達設計對象的硬體描述語言(HDL)採用形式化方法，不僅可以準確、直觀地對數字電路進行建模和仿真，而且極大地提高了電子設計的效率和產出，為順應半導體工藝技術和套用需求的急速發展提供了可能。目前我國ASIC(專用積體電路)設計業的基本狀況是晶片設計開發工作遠遠滯後於電子產品發展的需求，滯後於晶片生產線的吞吐能力。為了適應目前系統晶片(System-on-a-Chip，SoC)時代的設計需求，提升設計能力和效率，國內推廣和開展基於HDL和各種EDA工具的設計方法已經成為迫切的需要。
Verilog作
【前言】
本書是VerilogHDL暫存器傳輸級綜合方面的實用指南，提供了大量可綜合的VerilogHDL示例，詳細介紹了VerilogHDL綜合所支持的各種語法結構，並且用示例說明了如何把這些可綜合的結構搭配起來對各種硬體元件進行建模。本書還詳細講解了造成設計模型和綜合出的網表功能不一致的常見原因，並給出了避免產生這些錯誤的建議。
對很多人而言，綜合看起來像是一個黑箱，輸入的是VerilogHDL描述的設計，而輸出的是門級網表。這種黑箱方式看起來似乎存在著某些奧妙。正確理解綜合過程中出現的各種變換，才能充分利用綜合系統並充分發揮它的長處。VerilogHDL終究是一種建模語言，本書的目的就是要通過
【序言】
關於VerilogHDL綜合的討論早在1988年就已經展開。但時至今日，此領域的優秀教材尚未囊括其基本概念。這本關於VerilogHDL綜合實用教程全面地介紹了這一新技術。它通過提供便於理解的、與綜合技術相關的Verilog語義，揭開了HDL綜合的神秘面紗。本書作者Bhasker是綜合領域的專家，在此領域已研究了14年多。身為IEEE工作組主席，他利用自己的專長領導了VerilogRTL綜合標準(PAR1364．1)的開發，此項工作是以1998年4月公布的OVIRTL綜合子集為基礎開展的，而Bhasker正是OVI的RTL綜合標準的締造者之一。
Bhasker的這本著作為學生和剛剛從事邏輯設計的人提供了系統掌握VerilogHDL綜合的捷徑。
