《數字邏輯原理與FPGA設計》

本書由北京航空航天大學出版社出版，適合作為普通高等院校計算機、電子信息類專業數字邏輯和EDA課程設計的教材和實驗指導書，可用於大學2～4年級學生、研究生教學及電子設計工程師技術培訓的指導教材，以提供和更新其採用VHDL語言和可程式邏輯器件的電子設計方法學方面的知識和技術內容，也可供從事數字邏輯電路和系統設計的電子工程師參考。

基本信息

• 名稱：《數字邏輯原理與FPGA設計》
• 作者：劉昌華，管庶安 著
• 類別：計算機理論、基礎知識
• 系列：“十一五”高等院校規劃教材
• 價格：定價：￥39.00
• 語種：中文
• ISBN：9787811248005
• 出版社：北京航空航天大學出版社
• 頁數：382頁
• 開本：16開
• 出版時間：2009年9月1日
• 裝幀：平裝

內容簡介

封面

本書系統地介紹了數字邏輯的基本原理與FPGA設計的實際套用。主要內容包括：數字系統、數制與編碼、邏輯代數基礎、組合邏輯電路的分析與設計、時序邏輯電路的分析與設計、可程式邏輯器件、VHDL設計基礎、數字邏輯基礎實驗、數字系統FPGA設計實踐等。通過大量設計實例詳細地介紹了基於FPGA技術的數字邏輯EDA設計方法。本書共分為10章，安排習題近百道，實驗題10個，綜合性設計課題10個。
書中列舉的設計實例都經MAX+plusII／QuartusII工具編譯通過，並在GW48EDA實驗系統上通過了硬體測試，可直接使用。本書所提供網上資料中包含了部分設計實例與實驗題的VHDL源程式，以及綜合性設計實例與設計課題參考源程式。

作者簡介

本書由劉昌華、管庶安編著。

劉昌華，1989年5月畢業於華中理工大學並獲通訊與電子系統專業碩士學位，華中科技大學在讀博士，現任武漢工業學院計算機與信息工程系副主任，中共黨員，碩士生導師。1989年5月至2002年先後在武漢濱湖機械廠研究所、建行湖北分行、263網路集團（首都線上）武漢分公司工作。2002年3月調入武漢工業學院計算機與信息工程系，主要研究領域為網路多媒體技術、信號處理與檢測，近年來公開發表科研論文20餘篇，其中核心期刊5篇，出版著作2部，參與編寫教材3部，先後和武漢濱湖機械廠、湖北中網科技網路有限公司簽定了多項軟體開發合作協定。

管庶安，武漢工業學院教授，主要研究計算機圖像處理與模式識別、嵌入式系統套用。

圖書目錄

第1章緒論
1.1數字時代
1.1.1模擬信號
1.1.2數位訊號
1.2數字系統
1.2.1數位技術的優勢
1.2.2數字邏輯電路
1.2.3數字系統的組成
1.2.4典型的數字系統——計算機
1.2.5數字邏輯的內容及研究方法
1.3數制及其轉換
1.3.1數制
1.3.2數制轉換
1.4帶符號二進制數的代碼表示
1.5編碼
1.5.1BCD碼
1.5.2格雷碼
1.5.3奇偶校驗碼
1.5.4ASCII碼
1.6習題
第2章邏輯代數基礎
2.1邏輯代數的基本概念
2.1.1邏輯變數及基本運算
2.1.2邏輯表達式
2.1.3邏輯代數的公理
2.2邏輯函式
2.2.1邏輯函式的定義
2.2.2邏輯函式的表示法
2.2.3複合邏輯
2.3邏輯函式的標準形式
2.3.1最小項及最小項表達式
2.3.2最大項及最大項表達式
2.3.3邏輯函式表達式的轉換方法
2.3.4邏輯函式的相等
2.4邏輯代數的重要定理
2.4.1重要定理
2.4.2重要定理與最小項、最大項之間的關係
2.5邏輯函式化簡
2.5.1代數化簡法
2.5.2卡諾圖化簡法
2.5.3具有任意項的邏輯函式的化簡
2.6習題
第3章組合邏輯電路
3.1邏輯門電路的外特性
3.1.1簡單邏輯門電路
3.1.2複合邏輯門電路
3.1.3門電路的主要外特性參數
3.1.4正邏輯與負邏輯
3.2組合邏輯電路分析
3.2.1組合邏輯電路的基本特點
3.2.2分析流程
3.2.3計算機中常用組合邏輯電路分析舉例
3.3組合邏輯電路的設計
3.4設計方法的靈活運用
3.4.1邏輯代數法
3.4.2利用無關項簡化設計
3.4.3分析設計法
3.5組合邏輯電路的險象
3.5.1險象的產生與分類
3.5.2險象的判斷與消除
3.6計算機中常用的組合邏輯電路設計
3.6.18421碼加法器
3.6.2七段解碼器
3.6.3多路選擇器與多路分配器
3.7習題
第4章時序邏輯電路分析
4.1時序邏輯電路模型
4.2觸發器
4.2.1基本R-S觸發器
4.2.2常用觸發器
4.2.3各類觸發器的相互轉換
4.2.4集成觸發器的主要特性參數
4.3同步時序邏輯分析
4.3.1同步時序邏輯電路描述
4.3.2同步時序邏輯分析
4.4異步時序邏輯電路分析
4.5計算機中常用的時序邏輯電路
4.5.1暫存器
4.5.2計數器
4.5.3節拍發生器
4.6習題
第5章時序邏輯電路設計
5.1同步時序邏輯設計的基本方法
5.2建立原始狀態圖
5.3狀態化簡
5.3.1狀態化簡的基本原理
5.3.2完全定義狀態化簡方法
5.4狀態編碼
5.4.1確定存儲狀態所需的觸發器個數
5.4.2用相鄰編碼法實現狀態編碼
5.5確定激勵函式及輸出方程
5.5.1選定觸發器類型
5.5.2求激勵函式及輸出函式
5.5.3電路的“掛起”及恢復問題
5.6脈衝異步時序電路的設計方法
5.7時序邏輯設計舉例
5.7.1序列檢測器設計
5.7.2計數器設計
5.7.3基於MSI器件實現任意模值計數器
5.8習題
第6章可程式邏輯器件
6.1可程式邏輯器件概述
6.1.1可程式邏輯器件的發展歷程
6.1.2可程式邏輯器件分類
6.1.3可程式邏輯器件的結構
6.2簡單PLD原理
6.2.1PLD中陣列的表示方法
6.2.2PROM
6.2.3PLA器件
6.2.4PAL器件
6.2.5GAL器件
6.3CPLD
6.3.1CPLD的基本結構
6.3.2Altera公司MAX系列CPLD簡介
6.4FPGA
6.4.1FPGA的基本結構
6.4.2Altrea公司FPGA系列FLEX10K器件的結構
6.4.3嵌入陣列塊（EmbeddedArrayBlock，EAB）
6.4.4邏輯陣列塊（LogicArrayBlock，LAB）
6.4.5邏輯單元（LogicElement，LE）
……
第7章VHDL設計基礎
第8章FPGA設計基礎
第9章數字邏輯實驗指南
第10章數字系統的FPGA設計
附錄
參考文獻