圖書信息
書 名: Xilinx可程式邏輯器件設計技 術詳解
作 者：何賓
出版社： 清華大學出版社
出版時間： 2010年3月1日
ISBN: 9787302210719
開本： 16開
定價: 39.00元
內容簡介
《Xilinx可程式邏輯器件設計技術詳解》系統、全面地介紹了基於Xilinx可程式邏輯器件設計的方法、理論和套用。《Xilinx可程式邏輯器件設計技術詳解》參考了大量的最新的設計資料，內容新穎，理論與套用並重，書中介紹了Xilinx可程式邏輯器件的許多關鍵設計方法和設計技術，將這些設計方法和設計技術的介紹有機地貫穿於完整的設計流程中。
《Xilinx可程式邏輯器件設計技術詳解》可作為從事Xilinx可程式邏輯器件設計工程技術人員的參考用書，以及電子信息類專業本科高年級學生和研究生教學和科研用書，同時也可以作為Xilinx公司的培訓教材。
圖書目錄
第1章 可程式邏輯器件設計流程導論1
1.1 設計流程概述1
1.2 設計輸入和綜合3
1.2.1 層次化設計4
1.2.2 原理圖輸入4
1.2.3 HDL輸入和綜合5
1.3 設計實現6
1.4 設計驗證8
1.4.1 仿真9
1.4.2 靜態時序分析12
1.4.3 電路驗證13
1.5 FPGA設計技巧概論13
第2章 可程式邏輯器件設計方法16
2.1 可程式邏輯器件基礎16
2.1.1 可程式邏輯器件概述16
2.1.2 可程式邏輯器件的發展歷史17
2.2 PLD晶片製造工藝18
2.3 PLD晶片結構19
2.3.1 CPLD原理及結構19
2.3.2 FPGA原理及結構20
2.3.3 CPLD和FPGA比較24
2.3.4 PLD選擇原則25
2.4 Xilinx公司晶片簡介26
2.4.1 XilinxCPLD晶片介紹26
2.4.2 XilinxFPGA晶片介紹29
2.4.3 XilinxPROM晶片介紹38
第3章 VHDL高級設計技術40
3.1 層次化設計40
3.1.1 層次化設計的優缺點40
3.1.2 在分層設計中使用綜合工具41
3.2 數據類型選擇42
3.2.1 使用Std_logic（IEEE1164）42
3.2.2 聲明連線埠42
3.2.3 連線埠聲明中的數組43
3.3 混合語言設計44
3.4 if和case語句比較45
3.4.1 if語句設計描述45
3.4.2 case語句設計描述46
3.4.3 避免出現鎖存器46
3.5 邏輯結構設計49
3.6 邏輯複製和復用技術49
3.6.1 邏輯複製技術49
3.6.2 邏輯復用（共享）技術50
3.7 控制信號51
3.7.1 全局置位/復位（GSR）52
3.7.2 使用時鐘使能引腳代替門控時鐘53
3.8 暫存器、鎖存器、移位暫存器和RAMs的初始狀態54
3.9 有限自動狀態機設計55
3.9.1 有限狀態機原理55
3.9.2 有限狀態機分類55
3.9.3 有限狀態機設計58
3.10 例化元件和FPGA原語61
3.10.1 例化FPGA原語61
3.10.2 例化核生成器模組61
3.11 屬性和約束62
3.12 全局時鐘緩衝64
3.13 高級時鐘管理66
3.14 專用的全局置位/復位資源70
3.15 隱含編碼70
3.16 輸入和輸出的實現71
3.17 IOB暫存器和鎖存器72
3.18 實現操作符及產生模組77
3.18.1 DSP48中運算符實現和模型生成（Virtex-4和Virtex-5器件）77
3.18.2 在乘法器中操作符實現和模型生成78
3.18.3 計數器中操作符實現和模型生成79
3.18.4 比較器中操作符實現和模型生成80
3.18.5 編碼器和解碼器中操作符實現和模型生成80
3.19 存儲器實現80
3.19.1 塊RAM實現81
3.19.2 例化塊SelectRAM的編碼實例81
3.19.3 推斷塊SelectRAM83
3.19.4 Virtex-4和Virtex-5中的塊SelectRAM83
3.19.5 實現分散式SelectRAM85
3.19.6 實現ROMs87
3.19.7 實現FIFOs89
3.20 實現移位暫存器89
3.20.1 通用移位暫存器89
3.20.2 實現線性反饋移位暫存器（LFSRs）90
3.21 實現多路復用器91
3.22 並行和流水線技術92
3.22.1 並行設計技術92
3.22.2 流水線設計技術93
3.23 同步和異步單元處理技術94
3.23.1 同步單元處理技術94
3.23.2 異步單元處理技術97
第4章 IP核設計技術99
4.1 IP核分類99
4.2 IP核最佳化100
4.3 IP核生成101
4.4 IP核套用101
4.4.1 數字時鐘模組使用101
4.4.2 塊RAM存儲器使用103
第5章 基於HDL的設計輸入107
5.1 軟體環境107
5.2 綜合工具介紹109
5.3 工程建立109
5.4 設計描述111
5.5 添加設計和檢查112
5.6 創建基於HDL的模組113
5.7 IP核產生和例化114
5.7.1 IP核的生成115
5.7.2 IP核的例化116
第6章 基於原理圖的設計輸入118
6.1 工程建立118
6.2 設計描述119
6.3 創建原理圖模組120
6.3.1 原理圖編輯器操作120
6.3.2 定義模組符號121
6.3.3 創建模組符號124
6.4 創建狀態圖模組124
6.4.1 添加狀態125
6.4.2 添加遷移126
6.4.3 添加行為127
6.4.4 添加復位條件127
6.4.5 設計輸出和添加127
6.5 設計完成128
第7章 設計綜合和行為仿真129
7.1 設計綜合129
7.1.1 行為綜合描述129
7.1.2 基於XST的綜合概述130
7.1.3 綜合屬性的設定130
7.1.4 約束及設計綜合的實現139
7.1.5 RTL符號的查看139
7.2 行為仿真的實現140
7.2.1 生成測試向量140
7.2.2 基於modelsim行為仿真實現143
7.2.3 基於ISE行為仿真實現147
第8章 設計實現和時序仿真150
8.1 實現過程概述及約束150
8.1.1 實現過程概述150
8.1.2 建立約束檔案150
8.2 實現屬性參數設定151
8.2.1 實現屬性設定步驟151
8.2.2 翻譯屬性選項152
8.2.3 映射屬性選項153
8.2.4 布局布線屬性158
8.2.5 映射後靜態時序報告屬性161
8.2.6 布局布線後靜態時序報告屬性161
8.2.7 仿真模型屬性163
8.2.8 Xplorer屬性165
8.3 創建分區166
8.4 創建時序約束167
8.5 設計翻譯167
8.6 設計約束168
8.6.1 設計約束概述168
8.6.2 時序約束169
8.6.3 引腳和面積約束174
8.7 設計映射及時序分析178
8.7.1 設計映射178
8.7.2 使用時序分析評估塊延遲180
8.8 布局布線及驗證181
8.8.1 布局布線流程181
8.8.2 布局布線的實現182
8.8.3 布局布線驗證183
8.8.4 布局後時序評估184
8.8.5 改變分區HDL185
8.9 功耗分析186
8.9.1 啟動功耗分析器186
8.9.2 xpower的操作流程187
8.9.3 簡易的功耗分析方法189
8.10 時序仿真實現192
8.10.1 時序仿真概述192
8.10.2 使用ModelSim進行時序仿真193
8.10.3 使用ISE仿真器進行時序仿真197
第9章 設計下載200
9.1 可程式邏輯器件配置接口200
9.1.1 主串行模式201
9.1.2 主SPI模式202
9.1.3 主BPI模式204
9.1.4 主並行模式205
9.1.5 從並行模式205
9.1.6 從串列模式205
9.1.7 JTAG配置模式206
9.2 配置屬性208
9.2.1 通用選項208
9.2.2 配置選項209
9.2.3 啟動選項211
9.2.4 回讀選項212
9.3 創建配置數據213
9.3.1 配置屬性設定213
9.3.2 創建PROM檔案214
9.4 下載實現216
9.4.1 下載環境216
9.4.2 下載實現216
9.4.3 JTAG診斷221
9.4.4 建立SVF檔案222
第10章 ChipScopePro調試工具225
10.1 ChipScopePro調試工具概述225
10.2 ChipScopePro核描述227
10.2.1 ICON核227
10.2.2 ILA核227
10.2.3 VIO核230
10.2.4 ATC2核230
10.2.5 IBERT核231
10.3 ChipScopePro核插入器使用232
10.3.1 ISE中插入器使用232
10.3.2 ChipScopePro核插入器特性233
10.3.3 片內邏輯分析儀的使用248
第11章 PlanAhead工具及套用274
11.1 PlanAhead工具概述274
11.2 I/O引腳分配275
11.2.1 創建PinAhead工程275
11.2.2 輸入和分析I/O連線埠列表277
11.2.3 創建和配置I/O連線埠278
11.2.4 創建I/O連線埠接口279
11.2.5 布局I/O連線埠279
11.2.6 運行DRC和WASSO分析283
11.2.7 輸出I/O配置285
11.3 導入網表的設計286
11.3.1 創建新工程286
11.3.2 查看晶片資源和時鐘域289
11.3.3 查看邏輯網表的層次291
11.3.4 使用新網表和約束更新工程292
11.4 設計分析和研究297
11.4.1 顯示設計統計信息297
11.4.2 運行DRC298
11.4.3 運行WASSO分析299
11.4.4 查看邏輯層次300
11.4.5 研究原理圖內的邏輯301
11.4.6 修改設計時序約束303
11.4.7 導入和分析ISE實現結果305
11.4.8 導入和分析Trce時序結果306
11.5 分割設計308
11.5.1 分割和布局頂層設計308
11.5.2 調整視圖選項310
11.5.3 拆分和布局較低級物理塊311
11.5.4 察看設計時鐘域313
11.5.5 顯示綁定網路的內容313
11.5.6 調整物理塊的布局和大小313
11.6 實現設計314
11.6.1 運行ExploreAhead來配置和啟動運行314
11.6.2 檢查ExploreAhead結果316
11.6.3 同時啟動多個布局規劃317
11.6.4 輸出布局規劃用於實現317
11.7 平面布局調整318
11.7.1 分析ISE結果來調整平面布局318
11.7.2 使用連線顯示來識別到布局規劃的邏輯320
11.7.3 鎖住關鍵邏輯322
11.7.4 為減少阻塞創建額外的物理塊324
11.7.5 查看改善布局規劃的結果330
