基本信息
VerilongHDL入門出版社：北京航空航天大學出版社
頁碼：327 頁
出版日期：2008年
ISBN：9787811242485
裝幀：平裝
開本：16
叢書名：國外數字系統設計經典教材系列
外文書名：A Verilog HDL Primer,Third Edition
市場價：￥39.00
內容簡介
《Verilog HDL入門》簡要介紹了Verilog硬體描述語言的基礎知識，包括語言的基本內容和基本結構，以及利用該語言在各種層次上對數字系統的建模方法。書中列舉了大量實例，幫助讀者掌握語言本身和建模方法，對實際數字系統設計也很有幫助。第3版中添加了與Verilog 2001有關的新內容。《Verilog HDL入門》是VerilogHDL的初級讀本，可作為計算機、電子、電氣及自控等專業相關課程的教材，也可用作相關科研人員的參考書。
目錄
第1章 簡介
1.1 什麼是Verilog HDL？
1.2 歷史
1.3 主要能力
1.4 練習題
第2章 入門指南
2.1 模組
2.2 延遲
2.3 數據流風格的描述
2.4 行為風格的描述
2.5 結構風格的描述
2.6 混合設計風格的描述
2.7 設計的仿真
2.8 練習題
第3章 Verilog語言要素
3.1 標識符
3.2 注釋
3.3 格式
3.4 系統任務和函式
3.5 編譯器指令
3.5.1 `define和`undef
3.5.2 `cifdef.c`ifndef.c`else.celseif和c`endif
3.5.3 `cdefault_nettype24
3.5.4 `cinclude
3.5.5 `cresetal
3.5.6 `ctimescale2
3.5.7 `cunconnected_drivec和`nounconnected_drive
3.5.8 `ccelldefine和`endcelldefine
3.5.9 `line
3.6 值集合
3.6.1 整型數
3.6.2 實數
3.6.3 字元串
3.7 數據類型
3.7.1 線網類型
3.7.2 未聲明的線網
3.7.3 向量線網和標量線網
3.7.4 變數類型
3.7.5 數組
3.7.6 reg與wire的不同點
3.8 參數（parameter）
局部參數
3.9c練習題
第4章 表達式
4.1 運算元
4.1.1 常數
4.1.2 參數
4.1.3 線網
4.1.4 變數
4.1.5 位選
4.1.6 部分位選
4.1.7 存儲器和數組元素
4.1.8 函式調用
4.1.9 符號
4.2 操作符
4.2.1 算術操作符
4.2.2 關係操作符
4.2.3 相等操作符
4.2.4 邏輯操作符
4.2.5 按位操作符
4.2.6 縮減操作符
4.2.7 移位操作符
4.2.8 條件操作符
4.2.9 拼接和複製操作符
4.4 練習題
第5章 門級建模
5.1 內建基元（原語）門
5.2 多輸入門
5.3 多輸出門
5.4 三態門
5.5 上拉門和下拉門（電阻）
5.6 cMOS開關
5.7 雙向開關
5.8 門延遲
5.9 實例數組
5.10 隱含的線網
5.11 一個簡單的示例
5.12 2-4編碼器舉例
5.13 主/從觸發器舉例
5.14 奇偶校驗電路
5.15 練習題
第6章 用戶定義的原語（基元UDP）
第7章 數據流建模
第8章 行為級建模
第9章 結構建模
第10章 其他論題
第11章 驗證
第12章 建模示例
附錄A 語法參考資料
參考文獻
索引
……
序言
本書簡明扼要地闡述了Verilog硬體描述語言的基礎知識。Verilog硬體描述語言通常簡稱為Verilog HDL，可以用於在多個層次上（從開關級到算法級）為數字設計建模。該語言提供了一套功能強大的原語(primitive)，其中包括邏輯門和用戶定義的原語（即基元），還提供了範圍寬廣的語言結構，不但可以為硬體的並發行為建模，也可以為硬體的時序特性和電路構造建模。通過程式語言接口(PLI)還可以擴展該語言的功能。Verilog HDL語言使用簡便，但功能強大，可以在多個抽象層次上為數字設計建模。Verilog HDL語言於1995年經由IEEE批准成為一種標準語言， 稱為IEEE Std 1364-1995。2001年IEEE又對Verilog語言進行了更新，批准了IEEE Std 1364-2001新標準。該新標準包括了許多新的特性，例如多維數組、生成語句、配置以及一些其他特性。本書（第3版）是根據最新版Verilog HDL標準編寫的。
本書的宗旨是想通過具體例子的講解，闡明Verilog HDL語言的重要基本概念，從而向讀者介紹這種硬體描述語言。本書是Verilog語言入門的初級課本。作者用清晰、簡明的語言對Verilog語言的每一個方面進行了闡述，使初學者很容易理解，不至於產生畏難情緒。作者希望本書能為讀者的Verilog HDL語言入門提供幫助。
文摘
Verilog HDL是一種用於數字系統建模的硬體描述語言，模型的抽象層次可以從算法級、門級一直到開關級。建模的對象可以簡單到只有一個門，也可以複雜到一個完整的數字電子系統。用Verilog語言可以分層次地描述數字系統，並可在這個描述中建立清晰的時序模型。
Verinlog硬體描述語言能夠描述：1）設計的行為特性；2）設計的數據流特性；3）設計的結構組成；4）包含回響監控和設計驗證在內的延遲和波形產生機制（即測試激勵的生成和觀察機制）。所有這些都可以使用同一種建模語言來完成。此外，Veri訂log硬體描述語言提供了程式語言接口(簡稱為PLI)。通過PLI，設計者可以在仿真驗證期間（包括仿真運行的控制期間）與設計內部的運行信息進行互動。
Verilog硬體描述語言不僅定義了語法，而且對每個語言結構都定義了十分清晰的仿真田語義。因此，用這種語言編寫的模型能夠使用Verilog仿真器進行驗證。Verilog語言從C語言中繼承了多種操作符和結構。Verilog硬體描述語言提供了範圍寬廣的建模功能，其中部分建模功能在剛開始學習時很難理解，但是Verilog HDI。語言的核心子集還是相當容易學習和使用的。該子集（在一般情況下）足以對付大多數套用系統的建模需要。然而，完整的Verilog硬體描述語言具有足夠強大的功能，可以完全滿足從最複雜的晶片到完整電子系統的描述。
