數字系統設計與Verilog HDL（第4版）

本書根據EDA課程教學要求，以提高數字設計能力為目的，系統闡述數字系統開發的相關知識，主要內容包括EDA技術、FPGA/CPLD器件、Verilog硬體描述語言等。全書以Quartus Ⅱ、Synplify Pro軟體為平台，以Verilog—1995和Verilog—2001語言標準為依據，以可綜合的設計為重點，通過大量經過驗證的數字設計實例，系統闡述數字系統設計的方法與技術，由淺入深地介紹Verilog工程開發的知識與技能。 本書的特點是：著眼於實用，緊密聯繫教學實際，實例豐富。全書深入淺出，概念清晰，語言流暢。可作為電子、通信、微電子、信息、電路與系統、通信與信息系統及測控技術與儀器等專業本科生和研究生的教學用書，也可供從事電路設計和系統開發的工程技術人員閱讀參考。 本書配有教學課件，可從華信教育資源網免費下載。

目錄（1~5章）

第1章 EDA技術概述\t

1.1 EDA技術及其發展\t

1.2 Top-down設計與IP核復用\t

1.3 數字設計的流程\t

1.4 常用的EDA軟體工具\t

1.5 EDA技術的發展趨勢\t

習題1\t

第2章 FPGA/CPLD器件\t

2.1 PLD器件概述\t

2.2 PLD的基本原理與結構\t

2.3 低密度PLD的原理與結構\t

2.4 CPLD的原理與結構\t

2.5 FPGA的原理與結構\t

2.6 FPGA/CPLD的編程元件

2.7 邊界掃描測試技術\t

2.8 FPGA/CPLD的編程與配置\t

2.9 FPGA/CPLD器件概述\t

2.10 FPGA/CPLD的發展趨勢\t

習題2\t

第3章 Quartus Ⅱ集成開發工具\t

3.1 Quartus Ⅱ原理圖設計\t

3.2 Quartus Ⅱ的最佳化設定\t

3.3 Quartus Ⅱ的時序分析\t

3.4 基於宏功能模組的設計

習題3\t

第4章 Verilog設計初步\t

4.1 Verilog簡介\t

4.2 Verilog模組的結構\t

4.3 Verilog基本組合電路設計\t

4.4 Verilog基本時序電路設計\t

4.5 Synplify Pro綜合器\t

4.6 Synplify綜合器\t

習題4\t

第5章 Verilog語法與要素\t

5.1 Verilog語言要素\t

5.2 常量\t

5.3 數據類型\t

5.4 參數\t

5.5 向量

5.6 運算符\t

習題5\t

6~13章

第6章 Verilog行為語句\t

第7章 Verilog設計的層次與風格\t

第8章 Verilog有限狀態機設計\t

第9章 Verilog設計進階\t

第10章 Verilog設計的最佳化\t

第11章 Verilog仿真與驗證\t

第12章 Verilog語言的發展\t

第13章 通信與信號處理設計實例\t