PCB
當前，日漸精細的半導體工藝使得電晶體尺寸越來越小，因而器件的信號跳變沿也就越來越快，從而導致高速數字電路系統設計領域信號完整性問題以及電磁兼容性方面的問題日趨嚴重。信號完整性問題主要包括傳輸線效應，如反射、時延、振鈴、信號的過沖與下沖以及信號之間的串擾等，其中信號串擾最為複雜，涉及因素多、計算複雜而難以控制。所以今天的電子產品設計迫切需要區別於傳統設計環境、設計流程和設計方法的全新思路、流程、方法和技術。
EDA技術已經研發出一整套高速PCB和電路板級系統的設計分析工具和方法學，這些技術涵蓋高速電路設計分析的方方面面：靜態時序分析、信號完整性分析、EMI/EMC設計、地彈反射分析、功率分析以及高速布線器。同時還包括信號完整性驗證和Sig'n-Off，設計空間探測、互聯規劃、電氣規則約束的互聯綜合，以及專家系統等技術方法的提出也為高效率更好地解決信號完整性問題提供了可能。信號完整性分析與設計是最重要的高速PCB板級和系統級分析與設計手段，在硬體電路設計中扮演著越來越重要的作用，這裡將討論信號完整性問題中的信號串擾。
解決方案
信號之間由於電磁場的相互禍合而產生的不期望的噪聲電壓信號稱為信號串擾。串擾超出一定的值將可能引發電路誤動作從而導致系統無法正常工作。解決串擾問題問題可以從以下幾個方面考慮：
變換速率
通常在器件選型的時候，在滿足設計規範的同時儘量選擇慢速的器件，並且避免不同種類的信號混合使用，因為快速變換的信號對慢變換的信號有潛在的串擾危險。
禁止措施
為高速信號提供包地是解決串擾問題的一個有效途徑。然而，包地會導致布線量增加，使原本有限的布線區域更加擁擠。另外，地線禁止要達到預期目的，地線上接地點間距很關鍵，一般小於信號變化沿長度的兩倍。同時地線也會增大信號的分布電容，使傳輸線阻抗增大，信號沿變緩。
布線
合理設定布線層和布線間距，減小並行信號長度，縮簡訊號層與平面層的間距，增大信號線間距，減小並行信號線長度（在關鍵長度範圍內），這些措施都可以有效減小串擾。
布線層
為不同速率的信號設定不同的布線層，併合理設定平面層，也是解決串擾的好方法。
阻抗匹配
如果傳輸線近端或遠端終端阻抗與傳輸線阻抗匹配，也可以大大減小串擾的幅度。串擾分析的目的是為了在PCB實現中迅速地發現、定位和解決串擾問題。一般的仿真工具與環境中仿真分析與PCB板布線環境互相獨立，布線結束後進行串擾分析，得到串擾分析報告，推導出新的布線規則並且重新布線，再分析修正，這樣設計的反覆比較多。通過仿真分析可以看到，實際的串擾結果都不相同，並且差距很大。因此，一個好的工具應該不 僅能夠分析串擾，並且能夠套用串擾規則進行布線。另外，一般的布線工具僅限於物理規則驅動，對控制串擾的布線只能通過設定線寬和線間距，以及最大並行走線長度等物理規則來約束。採用信號完整性分析和設計工具集ICX可以支持真正意義上的電氣規則 驅動布線，其仿真分析和布線在一個環境下完成，在仿真時可以設定電氣規則和物理規則，在布線的同時自動計算過沖、串擾等信號完整性要素，並根據計算的結果自動修正布線。這樣的布線速度快，而且真正符合實際的電氣性能要求。
完整性
高速PCB設計規則通常分兩種：物理規則和電氣規則。所謂物理規則是指設計工程師指定基於物理尺寸的某些設計規則，比如線寬為4Mi1，線與線之間的間距為4Mi1，平行走線長度為4Mi1等。而電氣規則是指有關電特性或者電性能方面的設計規則，如布線延時控制在Ins到2ns之間，某一個PCB線上的串擾總量小於70mV等等．
定義清楚了物理規則和電氣規則就可以進一步探討高速布線器。目前市場上基於物理規則（物理規則驅動）的高速布線器有AutoActive RE布線器、CCT布線器、B1azeRouter布線器和Router Editor布線器，實際上這些布線器都是物理規則驅動的自動布線器，也就是說這些布線器只能夠自動滿足設計工程師指定的物理尺寸方面的要求，而並不能夠直接受高速電氣的物理尺寸方面的要求，而並不能夠直接受高速電氣 規則所驅動。
電氣規則直接驅動的高速布線器對於確保高速設計信號完整性來說非常重要，設計工程師總是最先得到電氣規則而且設計規範也是電氣規則，換句話說我們的設計最終必須滿足的是電氣規則而不是物理規則，最終的物理設計實現滿足設計的電氣規則要求才是最本質的。物理規則僅僅是元器件廠商或者是設計工程師自己對電氣規則作的一種轉換，我們總是期望這種 轉換是對等的，是一一對應的。而實際情況並非如 此。
以採用LVDS晶片來完成高速率（高達777．76Mbps)、長距離（長達loom)的數據傳輸為例，由於LVDS技術的信號擺幅是3500，那么通常的設計規範總是要求信號線上總的串擾值應該小於等於信號擺幅的20%，也就是串擾的總量最大350mV X20%=700，這就是電氣規則，其中20%的百分比取決於LVDS的噪聲容限，可以從參考手冊上獲得。
對於IS_Synthesizer來說，設計工程師只要指定該LVDS信號線上的串擾值大小，布線時就能夠自動調整和細化來確保滿足電性能方面的要求，在布線過程中會自動考慮周圍所有信號線對該LVDS信號的影響。而對基於物理規則驅動的布線器來說，首先需要進行一些假想的分析和考慮，設計工程師總是認為信號之間的串擾僅僅取決於平行信號之間並行走線的長度，所以可以在高速電路設計的前端環境中做一些假想的分析，比如可以假定並行走線的長度是2.5mil，然後分析它們之間的串擾，這個值可能並不是70mV，但是可以根據得到的結論來進一步調整並行走線的長度，假如恰好當並行走線的長度是某一個確定的值如7mi1時信號之間的串擾值基本上就是70mV,那么設計工程師就認為只要保證差分線對並行走線的長度控制在7mi1範圍以內就能夠滿足這樣的電氣特性要求（信號串擾值控制在70mV以內），於是在實際的物理PCB布局布線時設計工程師就得到了這樣一個高速PCB設計的物理規則，常規的高速布線器都可以確保滿足這種物理尺寸方面的要求。
這裡會存在兩個問題：首先，規則的轉換並不等同，首先信號之間的串擾並非唯一由並行信號之間走線的長度來決定，還取決於信號的流向、並行線段所處的位置，以及有無匹配等多種因素，而這些因素可能很難預料，甚至不可能在實際的物理實現之前充分地進行考慮。所以經過這樣的轉換之後，並不能夠確保在滿足這些物理規則的情況下，同時能夠滿足原始的電氣規則。這也是為什麼上述的這些高速布線器在滿足規則的情況下，PCB系統仍然不能正常工作的很重要的一個原因。其次，在這些規則轉換時幾乎不可能同時考慮多方面的影響，如在考慮信號串擾時很難同時考慮到周圍所有相關信號線的影響。這兩方面的情況就決定了基於物理規則的高速布線器在高速、高複雜度的PCB系統設計中將存在很大的問題，而真正基於電氣規則驅動的高速PCB布線器就較好地解決了這方面的問題。
調整長度
數字系統對時序要求嚴格，為了滿足信號時序的要求，對PCB上的信號走線長度進行調整已經成為PCB設計工作的一部分。調整走線長度包括兩個方面：相對的和絕對的。
所謂相對的就是要求走線長度保持一致，保證信號同步到達若干個接收器。有時候在PCB上的一組信號線之間存在著相關性，比如匯流排，就需要對其長度進行校正，因為需要信號在接收端同步。其調整方法就是找出其中最長的那根走線，然後將其他走線調整到等長。
而絕對的要求是控制兩個器件之間的走線延遲為某一個值，比如器件A、B之間的延遲為Ins，而這樣的要求往往由高速電路設計者提出，而由PCB工程師去實現。要滿足這個要求，就必須知道信號的傳播速度c但需要注意，信號傳播速度是和PCB的材料、走線的結構、走線的寬度、過孔等因素相關的。知道了信號傳播速度，就知道了要求的走線延遲對應的走線長度。
本文小結
高速PCB板級、系統級設計是一個複雜的過程，包括信號串擾在內的信號完整性問題帶來設計觀念、設計思路、設計流程以及設計手段的變革。確保在高速系統設計中迅速發現問題、解決問題，並且指導在新的設計中預防問題的出現已經成為今天高速系統設計的主流。
