內容簡介
《MOS積體電路結構與製造技術》技術含量高，非常實用，可作為從事MOS積體電路設計、製造等方面工程技術人員的參考資料或者是公司員工培訓的教材，也可以作為微電子專業高年級本科生的重要參考書，同時可供信息領域其他專業的學生和相關科研人員、工程技術人員參考。
積體電路各種剖面結構和工藝製程圖示的複製引用，轉載時，必須得到該著作權所有者的同意，否則將依法追究責任。
圖書目錄
第1章 pmos積體電路結構與製造技術
1.1 鋁柵E/E型PMOS結構
1.2 矽柵E/E型PMOS結構
1.3 鋁柵E/D型PMOS結構
1.4 矽柵E/D型PMOS結構
1.5 鋁柵E/E型PMOS工藝製程
1.6 矽柵E/D型PMOS工藝製程
第2章 NMOS積體電路結構與製造技術
2.1 E/E型NMOS(A)結構
2.2 E/E型NMOS(B)結構
2.3 E/D型NMOS(A)結構
2.4 E/D型NMOS(B)結構
2.5 E/D型NMOS(C)結構
2.6 E/D型NMOS EPROM結構
2.7 E/D型NMOS EEPROM結構
2.8 E/D型NMOS DRAM結構
2.9 E/D型NMOS SRAM結構
2.10 E/E型NMOS(A)工藝製程
2.11 E/D型NMOS(A)工藝製程
2.12 E/D型NMOS(B)工藝製程
2.13 E/D型NMOS SRAM工藝製程
第3章 P-WdlCMOS積體電路結構與製造技術
3.1 鋁柵P-Well CMOS(A)[薄場]結構
3.2 鋁柵P-Well CMOS(B)[薄場]結構
3.3 鋁柵P-Well CMOS(A)[厚場]結構
3.4 鋁柵P-Well CMOS(B)[厚場]結構
3.5 鋁柵P-well CMOS(C)[厚場]結構
3.6 鋁柵P-Well CMOS(D)[厚場]結構
3.7 鋁柵P-Well CMOS(E)[厚場]結構
3.8 矽柵P-Well CMOS(A)結構
3.9 矽柵P-Well CMOS(B)結構
3.10 矽柵P-Well CMOS(C)結構
3.11 矽柵P-Well CMOS(D)結構
3.12 矽柵P-Well CMOS(E)結構
3.13 矽柵P-Well CMOS(F)結構
3.14 鋁柵P-Well CMOS(A)[薄場]工藝製程
3.15 鋁柵P-Well CMOS(A)[厚場]工藝製程
3.16 鋁柵P-Well CMOS(C)[厚場]工藝製程
3.17矽柵P-Well CMOS(B)工藝製程
3.18 矽柵P-Well CMOS(C)工藝製程
3.19 矽柵P-Well CMOS(E)工藝製程
第4章 N-Well CMOS積體電路結構與製造技術
4.1 N-Well CMOS(A)結構
4.2 N-Well CMOS(B)結構
4.3 N-Well CMOS(C)結構
4.4 N-Well CMOS(D)結構
4.5 N-Well CMOSEPROM結構
4.6 N-Well CMOSEEPROM(A)結構
4.7 N-Well CMOSEEPROM(B)結構
4.8 N-Well CMOSFlaSh(A)結構
4.9 N-Well CMOSFlaSh(B)結構
4.10 N-Well CMOSSRAM：結構
4.11 N-Well CMOSDRAM(A)/(B)結構
4.12 N-Well CMOSDRAM(C)/(D)結構
4.13 N-Well CMOS(C)工藝製程
4.14 N-Well CMOS(D)工藝製程
4.15 N-Well CMOSEPROM工藝製程
4.16 N-Well CMOSEEPROM(A)工藝製程
4.17 N-Well CMOSDRAM(B)工藝製程
4.18 N-Well CMOSSRAM工藝製程
第5章 亞微米/深亞微米CMOS積體電路結構與製造技術
5.1 亞微米Twin-WellCMOS(SMA)結構
5.2 亞微米Twin-WellCMOS(SMB)結構
5.3 亞微米Twin-WellCMOS(SMC)結構
5.4 亞微米Twin-WellCMOS(SMD)結構
5.5 亞微米CMOS MaSk ROM(SMA)結構
5.6 亞微米CMOS MaSk ROM(SMB)結構
5.7 亞微米CMOS MaSk ROM(SMC)結構
5.8 亞微米CMOSEEPROM結構
5.9 深亞微米Twin-wellCMOS(DSMA)結構
5.10 深亞微米Twin-Well CMOS(DSMB)結構
5.11 深亞微米Twin-Well CMOS(DSMC)結構
5.12 深亞微米Twin-Well CMOS(DSMD)結構
5.13 深亞微米Twin-Well CMOS(DSME)結構
5.14 超深亞微米Twin-Well CMOS(VDSM)結構
5.15 亞微米CMOS(SMB)工藝製程
5.16 亞微米CMOS(SMC)工藝製程
5.17 亞微米CMOSMASKROM(SMA)工藝製程
5.18 深亞微米CMOS(DSMB)工藝製程
5.19 深亞微米CMOS(DSMC)工藝製程
第6章 低壓/高壓兼容CMOS積體電路結構與製造技術
6.1 低壓/高壓兼容P-Well CMOS(A)結構
6.2 低壓/高壓兼容P-Well CMOS(B)結構
6.3 低壓/高壓兼容P-Well CMOS(C)結構
6.4 低壓/高壓兼容N-Well CMOS(A)結構
6.5 低壓/高壓兼容N-Well CMOS(B)結構
6.6 低壓/高壓兼容N-Well CMOS(C)結構：
6.7 低壓/高壓兼容Twin-Well CMOS(A)結構
6.8 低壓/高壓兼容Twin-Well CMOS(B)結構
6.9 低壓/高壓兼容Twin-Well CMOS(C)結構
6.10 LV/HV兼容P-Well CMOS(B)工藝製程
6.11 LV/HV兼容P-Well CMOS(B*)工藝製程
6.12 LV/HV兼容N-Well CMOS(B)工藝製程
6.13 LV/HV兼容N-Well CMOS(C)工藝製程
6.14 LV/HV兼容Twin-Well CMOS(B)工藝製程
第7章BiCMOS集成電路結構與製造技術
7.1 P-WellBiCMOS[c]-(A)結構
7.2 P-Well BiCMOS[C]-(B)結構
7.3 P-Well BiCMOS[B]-(A)結構
7.4 P-Well BiCMOS[B]-(B)結構
7.5 P-Well BiCMOS[B]-(C)結構
7.6 P-Well BiCMOS[B]-(D)結構
7.7 N-Well BiCMOS[C]-(A)結構
7.8 N-Well BiCMOS[C]-(B)結構
7.9 N-Well BiCMOS[B]-(A)結構
7.10 N-Well BiCMOS[B]-(B)結構
7.11 Twin-Well BiCMOS[C]結構
7.12 Twin-Well BiCMOS[B]-(A)結構
7.13 Twin-Well BiCMOS[B]-(B)結構
7.14 Twin-Well BiCMOS[B]-(C)結構
7.15 Twin-Well BiCMOS[B]-(D)結構
7.16 Twin-Well BiCMOS[B]-(E)結構
7.17 P-Well BiCMOS[C]-(A)工藝製程
7.18 P-Well BiCMOS[B]-(D)工藝製程
7.19 N-Well BiCMOS[C]-(A)工藝製程
7.20 N-Well BiCMOS[B]-(A)工藝製程
7.21 Twin-Well BiCMOS[B]-(A)工藝製程
7.22 Twin-Well BiCMOS[B]-(D)工藝製程
第8章 LV/HV兼容BiCMOS積體電路結構與製造技術
8.1 低壓/高壓兼容P-Well BiCMOS[C]-(A)結構
8.2 低壓/高壓兼容P-Well BiCMOS[C]-(B)結構
8.3 低壓/高壓兼容P-Well BiCMOS[B]-(A)結構
8.4 低壓/高壓兼容P-Well BiCMOS[B]-(B)結構
8.5 低壓/高壓兼容N-Well BiCMOS[C]-(A)結構
8.6 低壓/高壓兼容N-Well BiCMOS[C]-(B)結構
8.7 低壓/高壓兼容N-Well BiCMOS[B]-(A)結構
8.8 低壓/高壓兼容N-Well BiCMOS[B]-(B)結構
8.9 低壓/高壓兼容Twin-Well BiCMOS[C]-(A)結構
8.10 低壓/高壓兼容Twin-Well BiCMOS[C]-(B)結構
8.11 低壓/高壓兼容Twin-Well BiCMOS[B]-(A)結構
8.12 低壓/高壓兼容Twin-Well BiCMOS[B]-(B)結構
8.13 低壓/高壓兼容Twin-Well BiCMOS[B]-(C)結構
8.14 LV/HVP-Well BiCMOS[C]-(A)工藝製程
8.15 LV/HVP-Well BiCMOS[B]-(A)工藝製程
8.16 LV/HVN-Well BiCMOS[C]-(B)工藝製程
8.17 LV/HVN-Well BiCMOS[B]-(B)工藝製程
8.18 LV/HVTwin-Well BiCMOS[Sl一(A)工藝製程
8.19 LV/HVTwin-Well BiCMOS[B]-(B)工藝製程
第9章 LV/HV兼容BCD積體電路結構與製造技術
9.1 低壓/高壓兼容P-Well BCD[C]-(A)結構
9.2 低壓/高壓兼容P-Well BCD[c]-(B)結構
9.3 低壓/高壓兼容P-Well BCD[C]-(C)結構
9.4 低壓/高壓兼容P-Well BCD[C]-(D)結構
9.5 低壓/高壓兼容N-Well BCD[C]-(A)結構
9.6 低壓/高壓兼容N-Well BCD[C]-(B)結構
9.7 低壓/高壓兼容N-Well BCD[c]-(c)結構
9.8 低壓/高壓兼容N-Well BCD[c]-(D)結構
9.9 低壓/高壓兼容N-Well BCD[C]-(E)結構
9.10 低壓/高壓兼容N-Well BCD[C]-(F)結構
9.11 低壓/高壓兼容P-Well BCD[B]-(A)結構
9.12 低壓/高壓兼容P-Well BCD[B]-(B)結構
9.13 低壓/高壓兼容P-Well BCD[B]-(C)結構
9.14 低壓/高壓兼容P-Well BCD[B]-(D)結構
9.15 低壓/高壓兼容P-Well BCD[B]-(E)結構
9.16 低壓/高壓兼容P-Well BCD[B]-(F)結構
9.17 低壓/高壓兼容P-Well BCD[B]-(A1)結構
9.18 低壓/高壓兼容P-Well BCD[B]-(A2)結構
9.19 低壓/高壓兼容P-Well BCD[B]-(A3)結構
9.20 低壓/高壓兼容P-Well BCD[B]-(A4)結構
9.21 低壓/高壓兼容P-Well BCD[B]-(B*)結構
9.22 低壓/高壓兼容Twin-Well BCD[C]結構
9.23 低壓/高壓兼容Twin-Well BCD[B]結構
9.24 LV/HVP-Well BCD[C]-(C)工藝製程
9.25 LV/HV-N-Well BCD[C]-(D)工藝製程
9.26 LV/HVP-Well BCD[B]-(F)工藝製程
9.27 LV/HVP-Well BCD[B]-(A3)工藝製程
9.28 LV/HVP-Well BCD[B]-(B*)工藝製程
9.29 LV/HVTwin-Well BCD[B]工藝製程
附錄Ⅰ 參考資料
附錄Ⅱ 術語縮寫對照
附錄Ⅲ 簡要提示
作者簡介
潘桂忠，1959年畢業於南京大學物理系半導體物理專業，高級工程師，貝嶺微電子公司原技術工程部經理，從事LSI/VLSI設計、生產以及工藝技術研究長達50年。
先後負責啟動並運轉三個廠家（航天韶771所、香港華科、上海貝嶺）引進的LSI生產線，並實現了大批量生產；研製並開發了各種工藝技術；研製並生產了各種LSI/VLSI，其中上海貝嶺LSI大批量生產成功後，鄧小平等國家領導人曾來廠參觀。“航天部專用MOSIC的設計和製造”獲航天部三等功；“S1240電話交換機專用LSI製造、生產和國產化”（國家引進重點項目）分別獲上海市優秀新產品成果一等獎、科學技術進步獎和國家科技進步三等獎。參與《超純矽的製備和分析》與《世界IC發展趨勢》的編譯和《實用IC工藝手冊》的編著，發表論文30餘篇。
