定義
FIFO（First Input First Output），即先進先出佇列。在超市購物之後會提著我們滿滿的購物車來到收銀台排在結賬隊伍的最後，眼睜睜地看著前面的客戶一個個離開。這就是一種先進先出機制，先排隊的客戶先行結賬離開。
FIFO簡介
在計算機中，先入先出佇列是一種傳統的按序執行方法，先進入的指令先完成並引退，跟著才執行第二條指令（指令就是計算機在回響用戶操作的程式代碼，對用戶而言是透明的）。如圖1所示，當CPU在某一時段來不及回響所有的指令時，指令就會被安排在FIFO佇列中，比如0號指令先進入佇列，接著是1號指令、2號指令……當CPU完成當前指令以後就會從佇列中取出0號指令先行執行，此時1號指令就會接替0號指令的位置，同樣，2號指令、3號指令……都會向前挪一個位置，這樣解釋大家清楚了吧？
![FIFO[數據結構中的先入先出佇列]](/img/2/7e8/nBnauM3X4YjN5MzM4kTMzcTM2UTM1QDN5MjM5ADMwAjMwUzL5EzL1MzLt92YucmbvRWdo5Cd0FmL0E2LvoDc0RHa.jpg)
FIFO[數據結構中的先入先出佇列] 圖1 先進先出佇列
FIFO是佇列機制中最簡單的，每個接口上都存在FIFO佇列，表面上看FIFO佇列並沒有提供什麼QoS（Quality of Service，服務質量）保證，甚至很多人認為FIFO嚴格意義上不算做一種佇列技術，實則不然，FIFO是其它佇列的基礎，FIFO也會影響到衡量QoS的關鍵指標：報文的丟棄、延時、抖動。既然只有一個佇列，自然不需要考慮如何對報文進行複雜的流量分類，也不用考慮下一個報文怎么拿、拿多少的問題，而且因為按順序取報文，FIFO無需對報文重新排序。簡化了這些實現其實也就提高了對報文時延的保證。
FIFO關心的就是佇列長度問題，佇列長度會影響到時延、抖動、丟包率。因為佇列長度是有限的，有可能被填滿，這就涉及到該機制的丟棄原則。常見的一個丟棄原則叫做Tail Drop機制。簡單地說就是該佇列如果已經滿了，那么後續進入的報文被丟棄，而沒有什麼機制來保證後續的報文可以擠掉已經在佇列內的報文。在這種機制中，如果定義了較長的佇列長度，那么佇列不容易填滿，被丟棄的報文也就少了，但是佇列長度太長了會出現時延的問題，一般情況下時延的增加會導致抖動也增加。如果定義了較短的佇列，時延的問題可以得到解決，但是發生Tail Drop的報文就變多了。
FIFO佇列原理簡述
FIFO佇列不對報文進行分類，當報文進入接口的速度大於接口能傳送的速度時，FIFO按報文到達接口的先後順序讓報文進入佇列，同時，FIFO在佇列的出口讓報文按進隊的順序出隊，先進的報文將先出隊，後進的報文將後出隊。
FIFO佇列具有處理簡單，開銷小的優點。但FIFO不區分報文類型，採用盡力而為的轉發模式，使對時間敏感的實時套用（如VoIP）的延遲得不到保證，關鍵業務的頻寬也不能得到保證。
使用FIFO
FIFO一般用於不同時鐘域之間的數據傳輸，比如FIFO的一端是AD數據採集，另一端是計算機的PCI匯流排，假設其AD採集的速率為16位 100KSPS，那么每秒的數據量為100K×16bit=1.6Mbps,而PCI匯流排的速度為33MHz，匯流排寬度32bit,其最大傳輸速率為1056Mbps,在兩個不同的時鐘域間就可以採用FIFO來作為數據緩衝。另外對於不同寬度的數據接口也可以用FIFO，例如單片機位8位數據輸出，而DSP可能是16位數據輸入，在單片機與DSP連線時就可以使用FIFO來達到數據匹配的目的。
重要參數
FIFO的寬度：也就是英文資料里常看到的THEWIDTH，它指的是FIFO一次讀寫操作的數據位，就像MCU有8位和16位，ARM32位等等，FIFO的寬度在單片成品IC中是固定的，也有可選擇的，如果用FPGA自己實現一個FIFO，其數據位，也就是寬度是可以自己定義的。
FIFO的深度：THE DEEPTH，它指的是FIFO可以存儲多少個N位的數據（如果寬度為N）。如一個8位的FIFO，若深度為8，它可以存儲8個8位的數據，深度為12 ，就可以存儲12個8位的數據，FIFO的深度可大可小，個人認為FIFO深度的計算並無一個固定的公式。在FIFO實際工作中，其數據的滿/空標誌可以控制數據的繼續寫入或讀出。在一個具體的套用中不可能由一些參數精確算出所需的FIFO深度為多少，這在寫速度大於讀速度的理想狀態下是可行的，但在實際中用到的FIFO深度往往要大於計算值。一般來說根據電路的具體情況，在兼顧系統性能和FIFO成本的情況下估算一個大概的寬度和深度就可以了。而對於寫速度慢於讀速度的套用，FIFO的深度要根據讀出的數據結構和讀出數據由那些具體的要求來確定。
滿標誌：FIFO已滿或將要滿時由FIFO的狀態電路送出的一個信號，以阻止FIFO的寫操作繼續向FIFO中寫數據而造成溢出（overflow）。
空標誌：FIFO已空或將要空時由FIFO的狀態電路送出的一個信號，以阻止FIFO的讀操作繼續從FIFO中讀出數據而造成無效數據的讀出（underflow）。
讀時鐘：讀操作所遵循的時鐘，在每個時鐘沿來臨時讀數據。
寫時鐘：寫操作所遵循的時鐘，在每個時鐘沿來臨時寫數據。
讀指針：指向下一個讀出地址。讀完後自動加1。
寫指針：指向下一個要寫入的地址的，寫完自動加1。
讀寫指針其實就是讀寫的地址，只不過這個地址不能任意選擇，而是連續的。
4．FIFO的分類
根據FIFO工作的時鐘域，可以將FIFO分為同步FIFO和異步FIFO。同步FIFO是指讀時鐘和寫時鐘為同一個時鐘。在時鐘沿來臨時同時發生讀寫操作。異步FIFO是指讀寫時鐘不一致，讀寫時鐘是互相獨立的。
5．FIFO設計的難點
FIFO設計的難點在於怎樣判斷FIFO的空/滿狀態。為了保證數據正確的寫入或讀出，而不發生溢出或讀空的狀態出現，必須保證FIFO在滿的情況下，不能進行寫操作。在空的狀態下不能進行讀操作。怎樣判斷FIFO的滿/空就成了FIFO設計的核心問題。由於同步FIFO幾乎很少用到，這裡只描述異步FIFO的空/滿標誌產生問題。
在用到觸發器的設計中，不可避免的會遇到亞穩態的問題（關於亞穩態這裡不作介紹，可查看相關資料）。在涉及到觸發器的電路中，亞穩態無法徹底消除，只能想辦法將其發生的機率將到最低。其中的一個方法就是使用格雷碼。格雷碼在相鄰的兩個碼元之間只由一位變換(二進制碼在很多情況下是很多碼元在同時變化)。這就會避免計數器與時鐘同步的時候發生亞穩態現象。但是格雷碼有個缺點就是只能定義2^n的深度，而不能像二進制碼那樣隨意的定義FIFO的深度，因為格雷碼必須循環一個2^n，否則就不能保證兩個相鄰碼元之間相差一位的條件，因此也就不是真正的格雷碼了。第二就是使用冗餘的觸發器，假設一個觸發器發生亞穩態的機率為P，那么兩個級聯的觸發器發生亞穩態的機率就為P的平方。但這會導致延時的增加。亞穩態的發生會使得FIFO出現錯誤，讀/寫時鐘採樣的地址指針會與真實的值之間不同，這就導致寫入或讀出的地址錯誤。由於考慮延時的作用，空/滿標誌的產生並不一定出現在FIFO真的空/滿時才出現。可能FIFO還未空/滿時就出現了空/滿標誌。這並沒有什麼不好，只要保證FIFO不出現overflow or underflow 就OK了。
很多關於FIFO的文章其實討論的都是空/滿標誌的不同算法問題。
在Vijay A. Nebhrajani的《異步FIFO結構》一文中，作者提出了兩個關於FIFO空/滿標誌的算法。
第一個算法：構造一個指針寬度為N+1，深度為2^N位元組的FIFO（為方便比較，將格雷碼指針轉換為二進制指針）。當指針的二進制碼中最高位不一致而其它N位都相等時，FIFO為滿（在Clifford E. Cummings的文章中以格雷碼錶示是前兩位均不相同，而後兩位LSB相同為滿，這與換成二進制表示的MSB不同其他相同為滿是一樣的）。當指針完全相等時，FIFO為空。這也許不容易看出，舉個例子說明一下：一個深度為8位元組的FIFO怎樣工作（使用已轉換為二進制的指針）。FIFO_WIDTH=8，FIFO_DEPTH= 2^N = 8，N = 3，指針寬度為N+1=4。起初rd_ptr_bin和wr_ptr_bin均為“0000”。此時FIFO中寫入8個位元組的數據。wr_ptr_bin =“1000”，rd_ptr_bin=“0000”。當然，這就是滿條件。現在，假設執行了8次的讀操作，使得rd_ptr_bin =“1000”，這就是空條件。另外的8次寫操作將使wr_ptr_bin 等於“0000”，但rd_ptr_bin 仍然等於“1000”，因此FIFO為滿條件。
顯然起始指針無需為“0000”。假設它為“0100”，並且FIFO為空，那么8個位元組會使wr_ptr_bin =“1100”，, rd_ptr_bin 仍然為“0100”。這又說明FIFO為滿。
在Vijay A. Nebhrajani的這篇《異步FIFO結構》文章中說明了怎樣運用格雷碼來設定空滿的條件，但沒有說清為什麼深度為8的FIFO其讀寫指針要用3+1位的格雷碼來實現，而3+1位的格雷碼可以表示16位的深度，而真實的FIFO只有8位，這是怎么回事？而這個問題在Clifford E. Cummings的文章中得以解釋。三位格雷碼可表示8位的深度，若在加一位最為MSB，則這一位加其他三位組成的格雷碼並不代表新的地址，也就是說格雷碼的0100表示表示7，而1100仍然表示7，只不過格雷碼在經過一個以0位MSB的循環後進入一個以1為MSB的循環，然後又進入一個以0位MSB的循環，其他的三位碼仍然是格雷碼，但這就帶來一個問題，在0100的循環完成後，進入1000，他們之間有兩位發生了變換，而不是1位，所以增加一位MSB的做法使得該碼在兩處：0100~1000，1100~0000有兩位碼元發生變化，故該碼以不是真正的格雷碼。增加的MSB是為了實現空滿標誌的計算。Vijay A. Nebhrajani的文章用格雷碼轉二進制，再轉格雷碼的情況下提出空滿條件，僅過兩次轉換，而Clifford E. Cummings的文章中直接在格雷碼條件下得出空滿條件。其實二者是一樣的，只是實現方式不同罷了。
第二種算法：Clifford E. Cummings的文章中提到的STYLE#2。它將FIFO地址分成了4部分，每部分分別用高兩位的MSB 00 、01、 11、 10決定FIFO是否為going full 或going empty (即將滿或空)。如果寫指針的高兩位MSB小於讀指針的高兩位MSB則FIFO為“幾乎滿”，
若寫指針的高兩位MSB大於讀指針的高兩位MSB則FIFO為“幾乎空”。
在Vijay A. Nebhrajani的《異步FIFO結構》第三部分的文章中也提到了一種方法，那就是方向標誌與門限。設定了FIFO容量的75%作為上限，設定FIFO容量的25%為下限。當方向標誌超過門限便輸出滿/空標誌，這與Clifford E. Cummings的文章中提到的STYLE #2可謂是異曲同工。他們都屬於保守的空滿判斷。其實這時輸出空滿標誌FIFO並不一定真的空/滿。
說到此，我們已經清楚地看到，FIFO設計最關鍵的就是產生空/滿標誌的算法的不同產生了不同的FIFO。但無論是精確的空滿還是保守的空滿都是為了保證FIFO工作的可靠。
