推薦序
高速電路設計與信號完整性仿真作為一門新興學科，越來越受到系統設計公司的重視。記得2000年，我剛剛加入Cadence的時候，國內知名系統設計企業只有華為、中興有專門的SI部門從事相關的工作，而到2010年的今天，信號完整性、電磁兼容性問題日益成為每位電子設計工程師所必須面對的挑戰。如何著手學習高速電路設計和仿真成為眾多工程師面臨的共同問題。
一名合格的信號完整性工程師，首先要了解系統架構，了解各種信號體制和設計規範，以及生產工藝，並且能夠綜合套用諸如信號與系統、微波電路等多學科的相關理論，將其與設計實踐有機地結合起來，還要能夠靈活駕馭各種EDA等輔助設計工具，完成系統設計。因此對於廣大SI工程師及想要了解和從事SI工作的PCB工程師來說，《高速電路設計與仿真分析：Cadence實例設計詳解》一書正是這樣的一本從理論到實踐不可多得的教材和設計指導。
長久以來，以高速電路設計與仿真分析為題的文章書籍不少，但大多停留在某種EDA軟體的套用說明階段，甚至是對EDA軟體幫助文檔的直接翻譯，與實際套用的結合尤如隔靴搔癢，讀者難解其中真味，更談不上作者對實際問題的解決方案和心得體會。
而《高速電路設計與仿真分析：Cadence實例設計詳解》一書的作者可以說和我是多年的朋友。從最初作為我的客戶，開始接觸Cadence設計工具，到今天這本書的問世，其間我們一起探討和解決過各種實際問題。這本書可以說是作者多年來工作經驗的總結。
作者多年來一直從事系統設計和高速電路設計與仿真工作，在這一領域擁有豐富的一線實踐經驗。尤其近兩年來，作者就職於IBM中國積體電路設計中心，負責晶片級的封裝和Noise分析，因此作者有著從晶片到板級SI和PI的設計分析，也就是Die-Package-Board-System整體的設計理念和實踐經驗。這也正是本書有別於其他同類書籍的地方。
在本書中，作者根據自己多年來從事高速電路設計與仿真工作的經驗，從信號完整性基本理論入手，結合當今方興未艾的DDRx和高速Serdes系統設計實例，如庖丁解牛般地為讀者剖析了高速電路設計與仿真的設計方法和手段。然而，作者並沒有將這些內容進行簡單枯燥的羅列，而是穿插在實例設計和軟體的使用過程中。本書的編排邏輯清晰、結構緊湊，在展示設計實例的過程中，穿插了作者的實踐經驗總結和心得體會。因此讀者在閱讀此書時，應按照書中所編排的順序，循序漸進地學習。在操作軟體學習設計實例的過程中，應特別注意體會作者的使用經驗和體會。如果讀者能夠領會這些經驗和體會，並結合自己的設計工作，總結出適合自己的設計方法和心得，那么也就達到了作者寫這本書的目的。
作為出版物，由於篇幅和時間的限制，同時，也由於電子技術的快速發展，新的工業規範和信號體制層出不窮，甚至同一個信號體制本身也在不斷地更新換代，比如DDRx技術，因此作者不可能將所有SI問題和實際工作中的實例都一一介紹。因此，經過仔細的考量，選擇在實際工作中比較有代表性的DDRx分析設計技術和大家比較關注的高速Serdes套用作為兩個典範加以講解和設計經驗分享，希望讀者通過對此書的閱讀，通過對這兩個典型技術的理解和掌握，擴展到其他的設計套用中。具有舉一反三的能力，是電子工程師緊跟技術發展的不變法寶。
常言道，工欲善其事，必先利其器，信號完整性仿真工作也是同樣的道理。作者將Cadence PCB SI軟體套用介紹與具體設計實例有機地結合在一起，使本書脫離了枯燥的操作界面介紹。讀者可以通過隨書附送的設計實例數據，對信號完整性仿真及Cadence PCB SI軟體套用有更全面的了解。希望讀者通過對本書的閱讀，結合實際操作設計實例，對SI的設計理念和設計能力有個全新的認識和提高。也期待作者在本書的基礎上能夠更深入剖析高速信號理論並結合更多的實例，寫出更多更好的書展現給讀者。
祝所有從事高速電路設計和SI的工程師，能夠從看似“枯燥乏味”的PCB連線、信號波形中尋找到工作的樂趣！
胡建偉
2010年3月15日
2002—2008年 Cadence中國分公司北京辦事處 資深套用工程師
2009年至今 Mentor Graphics亞太區PCB產品技術顧問
前言
顧名思義，本書講述如何使用Cadence工具進行高速電路系統設計，以及利用仿真分析對設計進行指導和驗證。面對電子、信息技術的飛速發展和層出不窮的市場需求，必須由硬體工程師利用最新的工具，使用前沿的科技產品，把這些奇妙的想法付諸實踐，把一個概念或者構想以可以看見、可以觸摸的物質形式展現給社會，來影響人們的生活。也正是從這個意義上講，使得這么多年來，我一直以平淡和愉快的心情從事著硬體設計工作。
直到今天，在積攢了足夠的經驗和衝動後，促使我來完成這本書的寫作。電路設計，尤其是現代高速電路系統的設計，是一個隨著電子技術而日新月異的工作，具有很強的趣味性，也具有相當的挑戰性。而目前，市場上還沒有一個從實踐出發、結合高速電路設計理論的設計指導書，所以我希望藉助本書使得現在的硬體工程師更好地掌握這項技術，也希望通過我自己的經驗分享，使得高速電路系統設計看起來沒有那么神秘，從而吸引更多的電子技術人員加入到這個行業，通過我們的雙手讓這個世界變得更加美好。
寫作目的和讀者對象
首先需要指出的是，本書是高速電路系統設計和仿真技術的實踐總結和設計指導，而並不是一本高速電路理論研究書籍。因此，也就決定了本書中所提到高速信號理論是前人研究成果的總結和借用。本書並不對這些理論進行推導和研究，如果讀者對這些高速信號理論感興趣，請參閱與此相關的專業理論書籍。之所以要在本書中提及這些高速信號理論，是因為從全書結構上考慮，使讀者在閱讀本書的過程中，能夠由淺入深、由理論指導到實踐套用地進行循序漸進的學習，並對高速電路系統設計的一些技巧和方法有比較深刻的理解和掌握。
本書的目的是要使得電子系統設計工程師們能夠更好地掌握高速電路系統設計的方法和技巧，跟上行業發展要求。因此，本書針對的對象是那些希望挑戰高速電路系統設計的工程師，已經具備電子系統設計的基本知識和技能，而不是剛剛從事這個行業的技術人員。因為本書也不會從原理圖符號的製作、PCB板元件的封裝設計、板框設定、元件的布局和PCB板的布線等開始講起，這些是被默認為閱讀此書之前應該掌握的基本內容。
有必要多提一點的是，儘管我們能夠在市面上，或者網上找到例如“……高速電路設計指南……”、“……高速PCB設計與仿真……”等類似或相近題目的書籍，然而瀏覽其目錄內容便可得知，雖題目相近，但內容相去甚遠，有些只是對Cadence軟體的操作和幫助檔案進行了翻譯，有些雖然提及了高速電路設計所需的工具和流程，但也僅限於軟體的使用介紹，缺乏設計實例的設計分析過程和實踐經驗的指導。請讀者自行甄別此類書籍與本書的差別。
最後，本書雖然冠名為《高速電路系統設計與仿真分析：Cadence實例設計詳解》，但它決不是對Cadence軟體工具的幫助檔案和用戶手冊的簡單翻譯。儘管在本書寫作過程中，不可避免地通過Cadence工具環境和Cadence仿真分析工具的使用來介紹設計實例，但本書更注重地是如何讓讀者通過使用工具，自己動手，重複這個設計分析過程來掌握這些設計技術。
另外，本書雖然以Cadence工具環境為依託來介紹高速電路系統的設計思想和方法，但這些思想和方法並不僅限於Cadence工具環境，經過適當的修改和重新配置，讀者可以在其他工具中實現同樣的設計，只是基於作者多年在Cadence工具環境下的經驗，能夠更加清晰流暢地闡述本書內容。
內容組織
本書內容由簡到難，由理論到實踐，被劃分為四大部分。
第一部分（第1章到第3章）首先回顧了電子系統的設計發展過程，介紹了高速電路系統設計所面臨的問題和挑戰，然後闡述了高速信號的基本理論知識。此部分內容意在提醒讀者在高速電路系統中遇到的新問題，以及解決這些問題所需的理論基礎。在這部分的內容中，加入了作者對於高速信號的理解和經驗的總結，使得讀者能夠在較短的時間內，掌握高速電路設計的精髓。
第二部分（第4章、第5章）介紹Cadence高速電路設計的工具和流程，也就是在Cadence工具環境中設計高速電路系統，應該遵循怎樣的工作流程，選擇哪些工具來完成各個階段的設計任務，從而實現高速電路設計。
第三部分（第6章、第7章）此部分是本書的重點。第6章通過對一個DDR存儲模組的設計分析，結合第二部分介紹的軟體流程和使用，一步一步帶領讀者完成整個設計，使讀者能夠在實際的操作過程中掌握軟體的使用方法，建立高速電路設計的概念和工作方法，讓高速電路設計變得輕鬆。在第7章中，對正在快速發展並得到廣泛套用的高速串列差分信號的分析與設計技術進行了講解。
對於低於5Gbps的高速差分信號，作者介紹了Cadence的解決方案和一個設計實例，而對於高於5Gbps的高速差分信號的設計，由於受到各種技術和非技術原因的限制，不能以實例來展示5Gbps以上的設計方法和技術，但是基於對高速信號完整性的理解，作者給出了具體應對高於5Gbps的高速差分信號的實踐技巧，作為讀者在實際工作中的指導原則。
第四部分（第8章）結束部分，內容是作者關於從事高速電路設計的心得和對技術發展的展望。
實例下載及閱讀支持
本書為了能夠從實用的角度闡述Cadence的高速電路設計技術，提供了一個設計實例供讀者在閱讀本書過程中進行同步參考。該實例以網路下載的方式提供給讀者，讀者購買此書之後，可以登錄合作網站中國PCB技術論壇，通過首頁尋找本書專屬討論區，並找到相應的連結，下載此書所使用的設計實例。
讀者在安裝了Cadence SPB16.0以上版本的軟體後，可以按照書中所講的步驟，同步完成設計，從而在實際操作中解決問題，完成並掌握高速電路設計方法。
另外，本書在寫作和推廣的過程中，得到了中國PCB技術網和中國PCB論壇網的大力支持。為方便讀者的閱讀、讀者答疑和信息反饋，中國PCB技術網和中國PCB論壇網為本書提供了兩個二級域名分別作為圖書推廣宣傳活動和讀者技術交流的空間。
讀者可以通過免費註冊的方式，成為中國PCB技術網和中國PCB論壇網的用戶。高速電路系統設計的工程師和研究者，應該不斷地跟蹤業界最新技術發展，進行廣泛的交流和學習。如今，網路已經成為信息獲取和交流的重要手段，作為電子技術工程師，必須能夠利用網路及時跟蹤先進技術的發展動態，並在網路環境中和來自不同領域的工程師進行積極的技術交流，這樣才能使自己始終處於技術發展的前沿。
在閱讀本書的過程中，如果讀者遇到任何問題，或者對本書內容有任何建議和意見，都可以通過這個討論區和作者直接進行交流。希望讀者在閱讀本書之後，能夠登錄合作網站，以獲得最新的技術發展信息。
除了上述合作網站之外，在網上還有大量的相關技術信息及不同專業工程師交流的技術論壇，非常有利於大家相互學習和促進技術發展。下面將列出部分相關網路站點供讀者參考。另外，在本書的參考文獻中，列舉了一些業界非常流行的參考書籍，這些書籍包含了信號完整性設計更深的理論內容和更廣泛的知識，作為每個高速電路系統設計工程師，都應該仔細閱讀體會這些作者的研究成果和經驗總結。下面列出部分站點供讀者參考。
目錄
第1章高速系統設計簡介 1
1.1PCB設計技術回顧 1
1.2什麼是“高速”系統設計 2
1.3如何應對高速系統設計 6
1.3.1理論作為指導和基準 6
1.3.2實踐經驗積累 7
1.3.3時間效率平衡 7
1.4小結 8
第2章高速系統設計理論基礎 9
2.1微波電磁波簡介 9
2.2微波傳輸線 10
2.2.1微波等效電路物理量 12
2.2.2微波傳輸線等效電路 12
2.3電磁波反射 15
2.4微波傳輸介質 17
2.4.1微帶線Microstrip Line 18
2.4.2微帶線的損耗 19
2.4.3帶狀線Strip Line 20
2.4.4同軸線Coaxial Line 21
2.4.5雙絞線 Twist Line 22
2.4.6差分傳輸線 23
2.4.7差分阻抗 25
2.5“阻抗”的困惑 26
2.5.1阻抗的定義 26
2.5.2為什麼要考慮阻抗 27
2.5.3傳輸線結構和傳輸線阻抗 28
2.5.4瞬時阻抗和特徵阻抗 29
2.5.5特徵阻抗和信號完整性 29
2.5.6為什麼是50Ω 29
2.6阻抗的測量 30
2.7“阻抗”的困惑之答案 32
2.8小結 33
第3章信號完整性簡介 34
3.1什麼是信號完整性 34
3.2信號完整性問題分類 35
3.3反射的產生和預防 37
3.3.1反射的產生 38
3.3.2反射的消除和預防 42
3.3.2.1匹配 44
3.3.2.2拓撲結構設計 49
3.4串擾的產生和預防 54
3.4.1串擾的產生 54
3.4.2串擾的預防與消除 57
3.5電源完整性分析 59
3.5.1電源系統設計目標 60
3.5.2電源系統設計方法 62
3.5.3電容的理解 64
3.5.4SSN分析和套用 67
3.6電磁兼容性EMC和電磁干擾EMI 70
3.7影響信號完整性的其他因素 71
3.8小結 72
第4章Cadence高速系統設計工具 73
4.1Cadence高速系統設計流程 74
4.2約束管理器Constrain Manager 78
4.3SigXplorer信號完整性分析工具 82
4.3.1S參數（Scattering parameters） 84
4.3.2過孔模型生成（Via Modeling） 86
4.3.3通道分析CA（Channel Analysis） 89
4.4前仿和後仿 90
第5章Cadence高速系統設計流程及工具使用 92
5.1高速電路設計流程的實施條件分析 92
5.2IBIS模型和DML模型 94
5.2.1IBIS模型介紹 94
5.2.2IBIS檔案介紹 96
5.2.3DML模型 99
5.2.4如何獲得IBIS模型 102
5.2.5在Cadence中使用IBIS模型 103
5.2.6IBIS2 SigNoise的警告和錯誤參考 105
5.3仿真庫的建立和設定 110
5.4仿真分析條件設定 111
5.4.1Cross-section——PCB疊層設定 112
5.4.2DC Nets——直流電壓設定 113
5.4.3Devices——器件類型和管腳屬性設定 114
5.4.4SI Models——為器件指定模型 116
5.4.5SI Audit——仿真條件的檢查 117
5.5系統設計和（預）布局 118
5.6使用SigXP進行仿真分析 121
5.6.1拓撲結構抽取 121
5.6.2在SigXP中進行仿真 123
5.6.2.1設定激勵和仿真類型 124
5.6.2.2設定仿真參數 125
5.6.2.3查看仿真結果 127
5.6.2.4為什麼要進行參數掃描仿真 128
5.7約束規則生成 130
5.7.1簡單約束設計——Prop Delay 130
5.7.2拓撲約束設計——Wiring 131
5.7.3時序相關約束設計——Switch-Settle Delay 134
5.8約束規則的套用 136
5.8.1層次化約束關係 136
5.8.2約束規則的映射 138
5.8.3Constrain Mananer的使用 139
5.9布線後的仿真分析和驗證 140
5.9.1布線後仿真的必要性 140
5.9.2布線後仿真流程 141
5.10電源完整性設計 144
5.10.1電源完整性設計方法 145
5.10.2電源完整性設計分析步驟 148
5.10.3多節點仿真分析 151
5.10.4電容的布局和布線 155
5.10.5合理認識電容的有效去耦半徑 156
5.11SSN的設計分析 159
5.12小結 160
第6章高速系統設計實例設計分析 161
6.1設計實例介紹 162
6.2DDR設計分析 163
6.2.1DDR規範的DC和AC特性 165
6.2.2DDR規範的時序要求 166
6.2.3DDR晶片的電氣特性和時序要求 167
6.2.4DDR控制器的電氣特性和時序要求 169
6.3仿真庫的建立 171
6.3.1DDR晶片的IBIS檔案處理 171
6.3.2FPGA的IBIS模型檔案處理 175
6.3.3仿真庫的建立 177
6.4仿真條件設定——Setup Advisor 178
6.4.1設定疊層和阻抗特性 178
6.4.2設定電壓 179
6.4.3器件類型和模型設定 180
6.5（預）布局 184
6.6仿真約束的生成和實施 185
6.6.1網路整理和仿真對象規劃 186
6.6.2結構抽取與仿真分析 189
6.6.3DDR地址匯流排約束定義 193
6.6.4DDR數據匯流排仿真分析和約束 196
6.6.4.1DDR數據匯流排仿真分析 196
6.6.4.2DDR數據匯流排時序仿真分析 198
6.6.5DDR數據匯流排約束定義 206
6.6.6約束的時序驗證 206
6.7約束實施和布線 207
6.8布線後的仿真驗證 210
6.9DDR匯流排的其他分析技術 214
6.9.1DDR2和DDR3介紹 214
6.9.2DDR2仿真分析設計方法 216
6.9.3DIMM系統設計分析方法 218
6.10電源完整性——多節點仿真分析 219
6.11靈活使用Cadence高速設計流程 221
第7章高速串列差分信號仿真分析及技術發展挑戰 225
7.1高速串列信號介紹 225
7.2Cadence中高速串列信號仿真分析流程和方法 227
7.2.1系統級設計 228
7.2.2互連設計和S參數 229
7.2.3通道分析和預加重設計 236
7.2.4時域分析和驗證 239
7.33.125Gbps差分串列信號設計實例仿真分析 240
7.3.1設計用例說明 240
7.3.2設計用例解析 241
7.3.3設計用例的使用 243
7.4高速串列信號設計挑戰 246
7.4.1有損傳輸線和PCB材料的選擇 247
7.4.2高頻差分信號的布線和匹配設計 248
7.4.3過孔的Stub效應 249
7.4.4連線器信號分布 250
7.4.5預加重和均衡 251
7.4.6阻抗，還是阻抗 253
7.4.76 Gbps，12 Gbps！然後 255
7.55Gbps以上的高速差分串列信號仿真和IBIS-AMI模型 256
7.5.15 Gbps以上的高速差分串列信號仿真 256
7.5.2IBIS-AMI模型 257
7.6抖動（Jitter） 259
7.6.1認識抖動（Jitter） 260
7.6.2實時抖動分析 261
7.6.3抖動各分量的典型特徵 263
第8章實戰後的思考 267
參考書目 271
術語和縮略詞 274
