說明
2006年3月上旬，Intel 於美國舊金山舉辦了2006年度的春季 IDF 大會（Intel Developer Forum）。在這屆 IDF 大會上，有一個萬眾矚目的焦點：Intel 宣布下一代處理器將採用的 Core 微架構。這也使得今年的 IDF 大會成為近幾年來最激動人心的一次。在去年秋季的 IDF 大會的開幕主題演講中，Intel 的執行長官 Paul Otellini 就曾經指出，未來處理器的技術發展重點將是“性能功耗比”（Performance per Watt）。而這屆 IDF 大會的主題更加明確：功耗最最佳化平台（Power-Optimized Platforms）——與 Core 微架構緊密相關。根據 Intel 的說法，採用新的 Core 微架構的處理器將在整數性能和商業計算方面得到極大的飛躍，肯定將超過競爭對手 AMD 的產品。更加美妙的是，擁有這樣強悍性能的 Core 微架構在功耗方面將比前任大幅下降，從而完美的體現了這屆 IDF 大會的主題。Core 微架構是由 Intel 位於以色列海法的研發團隊負責設計的。該以色列團隊早在2003年就因為設計出兼具高性能與低功耗的 Banias 處理器而聞名天下，Core 微架構也是他們在 Yonah 微架構之後的最新傑作。Core 微架構很早就出現在 Intel 的計畫之中了，早在2003年夏天 Intel 就曾經隱約提到過，原定是 Centrino 平台的第三代 Napa 平台後期和第四代 Santa Rosa 平台所採用的處理器。沒想到由於 NetBurst 微架構的失敗，Core 微架構被 Intel 改弦易轍，推上前台，被賦予了取代 NetBurst 微架構、一統桌面、移動與伺服器平台的歷史使命。
作為 Intel 的新旗艦，Core 微架構擁有雙核心、64bit指令集、4發射的超標量體系結構和亂序執行機制等技術，使用65nm製造工藝生產，支持36bit的物理定址和48bit的虛擬記憶體定址，支持 Intel 所有的擴展指令集。Core 微架構的每個核心擁有 32KB 的一級指令快取、32KB 的雙連線埠一級數據快取，然後2個核心共同擁有 4MB 的共享式二級快取。Core 微架構在今年內發布的最高頻率將是 Conroe XE 的3.33GHz。每種產品擁有自己的最高 TDP：Merom 最高35W，Conroe 最高65W，Woodcrest 最高80W。此外，針對不同客戶的要求也可以提供低功耗的版本。例如，低電壓版本的 Woodcrest 將會定位於刀片系統，通過降低頻率等方法使 TDP 低達40W。
Intel 聲稱 Core 微架構擁有14級“有效”流水線。與 Banias 同出於一個設計團隊，Core 微架構僅有14級的整數流水線，並不讓人意外。但是，究竟什麼是14級“有效”流水線？
在過去的幾年裡，有關流水線級數的幾個概念經常被混淆。我們首先澄清一下，流水線的“條數”與“級數”是完全不同的概念。能夠完整執行各種指令的一系列功能單元組成“一條”流水線。而關於流水線級數，可以這樣簡單理解：在傳統意義上，一條流水線所包含的功能單元一般可以被劃分為多個部分，它可以被劃分成幾個部分，就稱這條流水線是“幾級”的。
然後讓我們來了解一下“有效流水線”的定義，這也是在過去容易造成誤解之處。簡而言之，所謂的有效流水線，就是指發生分支預測錯誤時，所需要重新執行的流水線級數。以採用 NetBurst 微架構的處理器來說，Willamette、Northwood與Prescott核心的有效流水線級數分別是20、20和31，而原始的P6 微架構的處理器則是10級。
不過，對於現代的普遍採用亂序執行方式的X86處理器來說，有效流水線級數並不能代表真正意義上的流水線級數。NetBurst 微架構的處理器僅僅是 Trace Cache 的 Trace 建立過程，就有起碼10級；P6 微架構的完整流水線級數應該是12至15（10級有效流水線加上指令執行完畢後的 Retire 動作，與可能出現的 reorder Buffer延遲）。隨著亂序執行引擎的工作方式越來越複雜，X86處理器流水線級數的概念也日益模糊。換言之，Core 微架構真正意義上的流水線級數並不會只有14。
