1概述
矽納米線是一種新型的一維半導體納米材料，線體直徑一般在10 nm 左右，內晶核是單晶矽，外層有一SiO 包覆層，由於自身所特有的光學、電學性質如量子限制效應及庫侖阻塞效應引起了科技界的廣泛關注，在微電子電路中的邏輯門和計數器、場發射器件等納米電子器件、納米感測器及輔助合成其它納米材料的模板中的套用研究已取得了一定的進展。目前納米電子器件的製備方法主要有兩種，即“自上而下”法和“自下而上”法。所謂自上而下是指從體材料出發，利用薄膜生長和納米光刻技術（電子束光刻等）製備納米結構和器件；而自下而上是指從原子分子出發，自組裝生長出所需要的納米材料與結構，這就要求在材料的生長過程中對其結構、組分、大小和位置進行控制，從而直接生長出具有所需要的結構及性能的納米器件。而目前研究矽納米線納米電子器件主要集中於自上而下的製備方法，即微電子器件製備工藝的基礎上，對其進行改進以製備納米電子器件，而採用自下而上的方法來研究矽納米線納米電子器件還處於初始階段。
納米線是一種在橫向上被限制在100納米以下,縱向上沒有限制的一維材料。納米線也被稱為“量子線”,因為在這個尺度上,量子力學效應表現的非常明顯。
根據組成材料的不同,納米線可分為不同的類型,包括金屬納米線(如:Au, Ni, Pt等),半導體納米線(如:Si,InP, GaN等)和絕緣體納米線(如:Si02, Ti02等)。分子納米線由重複的分子元組成,可以是有機的(如:DNA)或者是無機的(如:Mo6S9-xIx)。
由於在納米尺度下受到量子效應的影響,納米線表現出與許多在塊體結構截然不同的性質,特別是在電學方面。納米線的導電性預期將遠遠小於塊體材料。這主要是由以下原因引起的:第一,當線寬小於大塊材料自由電子平均自由程的時候,載流子在邊界上的散射現象將會顯現。例如,銅的平均自由程為40nm。對於寬度小於40nm的銅納米線來說,平均自由程將縮短為線寬。同時,因為尺度的原因,納米線還有其他特殊性質。在碳納米管中,電子的運動遵循彈道輸運(意味著電子可以自由的從一個電極穿行到另一個)的原則。而在納米線中,電阻率受到邊界效應的嚴重影響。這些邊界效應來自於納米線表面的原子,這些原子並沒有像那些在大塊材料中的原子一樣被充分鍵合。這些沒有被鍵合的原子通常是納米線中缺陷的來源,使納米線的導電能力低於整體材料。隨著納米線尺寸的減小,表面原子的數目相對整體原子的數目增多,因而邊界效應更加明顯。
另外,納米線的電導率會經歷能量的量子化。因為納米線的尺寸在橫向上受到了限制,所以電子的傳輸受到量子束縛,從而能級分立,使得納米線的電阻值是非連續的數值。這種分立值是由納米尺度下的量子效應限制通過納米線的電子數造成的。這些孤立值通常被稱為電阻的量子化。例如,通過納米線的電子能量只會具有有離散值乘以朗道常數G = 2e2 / h (這裡e是電子電量,h是普朗克常數)。電導率也因此被表示成為通過不同量子能級通道的輸運量的總和。因為低電子濃度和低等效質量,這種電導率的量子化在半導體中比在金屬中更加明顯。
由於納米線的特殊的性能,金屬納米線和半導體納米線成為一維材料中比較有前景的材料,有關它們的研究已經成為納米材料科學領域的熱點之一。在凝聚態物理中,對電子輸運現象的研究己經有了很長一段時間。在研究彈道輸運時,理想的研究對象是寬度和長度都小於平均自由程的窄區,稱為Sharvin點接觸,因為電子在通過這些窄區時是沒有散射的。納米線的誕生為科學家們研究彈道輸運提供了很好的材料,同時也激勵人們研究納米線的電學性質。近年來,人們已經在實驗上成功製得了懸掛於兩個金電極之間的穩定的金單原子鏈,這一成果被認為是低維物理以及納米科技發展的一個里程碑,此後人們便把視線移到不同金屬形成的原子鏈上。有報導稱,Au、Ag、Cu、Na、Pa等抗磁性金屬的電導有明顯的2e2/h量子台階跳躍,而Fe、Co、Ni等鐵磁性金屬沒有量子台階跳躍納米線現在仍然處於實驗階段。不過,一些早期的實驗表明它們可以被用於下一代的計算機器件。為了製造有效電子器件,第一個重要的步驟是用化學的方法對納米線摻雜。這己經被用在納米線上來製作P型和N型半導體。
2製備技術
電子束蝕刻
紫外光蝕刻是目前製備微電子器件的主要技術，目前所用的紫外光的波長為248 nm，而光刻的理論極限是100 nm，所以目前微電子工業上使用的光刻技術不能加工小於100 nm 的最小線寬。日本和美國的多家晶片製造公司和研究所正在開發使用超紫外光蝕刻技術，光刻的最小線寬達70 nm，但由於超紫外光易被空氣吸收，所以只能在真空環境下使用，不適合大規模工業套用，還處於實驗室研究階段。而最近發展起來的所謂“納米刻寫”EB 技術的束斑直徑非常小，蝕刻精度可滿足10 nm 線寬的要求，而且蝕刻時也不需要掩模板，因而不存在矽片和掩模板之間的平行度問題，但目前EB 技術也有蝕刻速度過慢的缺陷，這為其進行大規模工業化生產帶來了一定麻煩。Tsutsumi 等發展了一種新型的EB 技術[6]，即無機電子束蝕刻，此技術完全具有傳統EB 技術的優點，同時解析度更高，研究表明在納米尺度範圍內僅有4.2%的偏移，所以無機EB 技術很適合製備矽納米結構器件。
反應性離子蝕刻（RIE）
RIE 是結合電漿態的反應性化學活性與引起離子撞擊的物理影響來達到蝕刻的一項技術。以加速獲得能量的正離子來撞擊試片，能量為300~700 V，放置試片的極板加另一負偏壓，操作壓力僅為1.33~26.6 Pa的低壓，屬於異向蝕刻過程。由於RIE 是以離子撞擊增強化學反應，故又稱離子輔助氣相表面化學或化學濺鍍。RIE 蝕刻機理如下：（1）材料表面經過離子撞擊後其化學性質發生了一定變化，有較大的濺鍍效果；（2）離子撞擊材料表面引起的晶格損傷會增強材料的蝕刻速率；（3）離子撞擊材料表面，將能量轉移給揮發性產物，使其脫離表面。
金屬有機物化學氣相沉積（MOCVD）
MOCVD 是一種先進的外延生長技術，是用氫氣將金屬有機化合物蒸氣和氣態非金屬氫化物經過開關網路送入反應室加熱的襯底上，通過熱分解反應最終在襯底上生長出外延層的技術。MOCVD 是在常壓或低壓下生長的，氫氣攜帶的金屬有機物源（如III 族）在擴散通過襯底表面的停滯氣體層時會部分或全部分解成III 族原子，在襯底表面運動到合適的晶格位置，並捕獲襯底表面已熱解了的V 族原子，從而形成III-V族化合物或合金。MOCVD 的主要優點是適合於生長各種單質和化合物薄膜材料，特別是高TC 超導氧化物及金屬薄膜等，用於生長化合物的各組分和摻雜劑都是氣態源，便於精確控制及換源，同時生長速率較快及需要控制的參數較少等特點，使MOCVD 有利於大面積、多片的工業化生產；但此技術也有氫化物毒性大、化學污染較嚴重及生長溫度高等缺點。
3矽納米線納米電子器件
場效應電晶體（FET）
研製納米電晶體，最便當最有效的途徑是在原有矽微米CMOS 電晶體基礎上，採用新技術和新材料進行革新[8]。而利用摻雜矽納米線可以製備性能優良的FET，Cui 等對採用直徑10~20 nm 的矽納米線製成的FET 進行了研究，具體製備過程如下：將矽納米線沉積到600 nm 厚的氧化矽襯底上，矽納米線與襯底的電子接觸點分別與源-漏電極相連線，採用EB 工藝將源-漏電極分開800~2 000nm 的距離，隨後在源-漏電極上沉積厚度50 nm 的Ti和Au 以增強導電性，再在H2、He（H2 占10%）混合氣體中於300~600℃快速退火3 min 以鈍化Si-SiOx界面.熱退火和表面鈍化過程都可以增強 FET 的平均跨導及載流子遷移率，平均跨導從45 nS 增加到800 nS，最大峰值2 000 nS，平均遷移率從30 cm2/（V·s）增加到了560 cm2/（V·s），最大峰值1 350 cm2/（V·s），這些研究結果比目前矽FET 的性能好得多。載流子遷移率是電子穿越材料容易程度的量度標準，增大的載流子遷移率會提高電晶體的工作頻率，證明矽納米線FET 可以作為構造單元用於納米電子器件中。
單電子探測器
單電子探測器的電路中包含多重隧道結（MTJ），MTJ 將電子轉移到或離開存儲節點，用相連的單電子隧道電晶體（SETTs）可以同時精確地計算移動到或離開存儲節點的電子。
Stone 等採用磷摻雜矽納米線對單電子探測器進行了研究，具體製備過程為：首先用磷摻雜矽納米線製得了兩個單電子電晶體，其中納米線中的摻雜元素磷形成了導電島和MTJ，然後採用光刻與EB 技術將包含相互連線及成鍵區域的電路集中在SOI 晶片上，晶片包含三部分：中部為磷摻雜濃度1×1019cm–3、厚度40 nm 的矽納米線層，底部為矽襯底，以350 nm厚的氧化層隔開，頂部為SiO2 保護層。將金屬氣化並噴濺成膜後，採用RIE 技術將SOI 晶片移至矽襯底，為了減少納米線的交叉結，再用氧化物鈍化此器件，單電子存儲元件利用摻雜矽納米線的庫侖阻塞效應可以實現單電子存儲元件的製備，目前已經製得了數種單電子存儲元件，電子到達接近傳導通路的存儲節點後電晶體的電壓發生了變化。Stone 等採用與CMOS 相似的工藝製備了包含重磷摻雜矽納米線的單電子存儲元件，由於器件中材料的不均勻分布在導電島間形成了大量隧道勢壘，所以這種器件當溫度大於4.2 K 時具有良好的庫侖阻塞性能。具體製備過程如下：製備MTJs 的矽納米線直徑約50 nm、長500 nm。SOI 晶片上部為40 nm 厚的矽層，底部為矽襯底，中間被350 nm 厚的氧化層隔開，最頂部為20 nm 厚的氧化保護層，其中注入深度達40nm 的矽層的磷摻雜濃度為1×1019cm–3。採用EB及RIE 技術在SOI 襯底上製得了積體電路晶片，並在晶片上塗了200 nm 厚的光刻膠保護層，電子束直徑小於10nm 的高分辨電子束蝕刻系統用於限制光刻膠上的電路，RIE 用於將電路移至SOI 晶片上，隨後再用EB 工藝將電路連線到電子接觸元件上。為了增強絕緣性能及防止納米線尺寸小於蝕刻尺寸，將晶片於溫度為1 000℃、乾燥氧化氣氛中氧化15min 後除去表面氧化層，並將鋁氣化形成400 nm厚的鋁層以便晶片具有良好的歐姆接觸性能。
存儲元件包括 MTJ1，作為靜電計的MTJ2，其存儲節點面積僅0.5 ìm2，可以檢測存儲節點的存儲狀況，每個MTJ 都有一個旁電路來修正操作點的工作狀況。邊門電路電壓使得MTJ1 偏離其庫侖阻塞區，當存儲節點電壓超過其庫侖間隙電壓時電子通過此電晶體；MTJ2 上的高泄漏極電壓防止電導出現波動，同時可以控制靜電計電流呈線性變化。研究認為90%的矽納米線都具有良好的庫侖阻塞效應，同時也注意到CMOS 電路在溫度高於4.2 K 時能有效地工作，所以將來可能在室溫下實現此器件的套用。
雙方向電子泵
雙方向電子泵為基礎二元構造單元，由 SETs 組成。採用EB 及RIE 技術用Al 膜將矽納米線固定在SOI 晶片上採用濕化學腐蝕工藝將Al 膜去除後，將此器件於1 000℃氧化鈍化5 min，製得了矽納米線長80 nm 的雙方向電子泵電路SEM 圖。Altebaeumer 等對這些庫侖阻塞器件的電子特性研究表明減少矽納米線的長度，門電路電壓可以很好地控制通過隧道勢壘的電子輸運情況。
雙重門電路
Tilke 等在雙門電路中分別嵌入了重摻雜矽納米線及用於MOS 場效應電晶體的平面旁電路，製備過程如下：採用快速熱氧化工藝（RTO）在矽晶片表層氧化生長50 nm厚的氧化物層，此過程需消耗25 nm厚的矽層。隨後用HF 酸將氧化物腐蝕後，套用陣列標誌在25 nm 厚的矽薄膜上得到了一台面結構，以便隨後的光刻及RIE 工藝能順利實施。採用低能量EB技術可將納米線直徑限制在9 nm 以下，RIE 工藝將未受保護的矽層移至嵌入的氧化層內，並採用光刻膠來保護面積較大的接觸區。為了鈍化蝕刻結構表面及蝕刻過程引起的表面結構的破壞，於950℃製得了厚約5nm 的熱沉澱柵氧化物，隨後通過CVD 或噴濺工藝在上面沉積一層50nm 厚的氧化層作為金屬頂柵極。通過金屬柵極和平面邊柵極可以控制重摻雜矽納米線的單電子作用，所以通過改變金屬柵極及平面邊柵極電壓就可以控制納米線的電導波動情況，這可能對製造低能耗集成邏輯電路有極其重要的作用。
納米線陣列
按多種長度級圖案製造大面積的陣列結構，可望套用於納米器件。Whang 等採用自下而上工藝成功構築了納米線陣列，以矽納米線為原料，先採用一種非極性溶劑配製了納米線懸浮液，再將懸浮液分散到在Langmuir-Blodgett 表面，隨後壓縮這層液膜使納米線沿著長軸方向排列，其中納米線之間的間距與壓縮工藝有關，將這層陣列膜轉移到一塊平坦的襯底之後，按順序在襯底上將陣列膜逐層堆砌起來，形成多層納米線陣列，最後用光刻法除去表面包覆區，得到重複納米線陣列.Langmuir-Blodgett技術與光刻法結合，可以提供一種靈活、通用、並行且可以規模生產的納米線陣列膜生產工藝。平行納米線陣列可以用來製造高性能納米線場效應管陣列，適合作為生化感測器陣列及計算邏輯元件使用，同時也為自下而上工藝組裝的單晶納米線向巨觀電子套用領域發展開闢了一條新途徑；而交叉納米線陣列可望作為可編址納米發光二極體的源極和電腦結構的基礎元件使用。
