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Synopsys發布最新版 Design Compiler 綜合解決方案—— Design Compiler 2007。新版本擴展了拓撲技術,以加速採用先進低功耗和測試技術的設計收斂,幫助設計人員提高生產效率和 IC 性能。

拓撲技術可幫助設計人員正確評估晶片在綜合過程中的功耗,在設計早期解決所有功耗問題。此外,還支持 Design Compiler 2007 中新的測試壓縮技術,在實現高質量測試的同時,減少測試時間和測試數據量超過 100 倍,並減少後續物理實現階段由於測試電路帶來的可能的布線擁塞。

拓撲技術使綜合的實現結果和物理實現的結果具有緊密的一致性,這避免了在實現設計收斂過程中的在 RTL 綜合和物理布局之間的耗時反覆。Design Compiler 與 Galaxy™ 設計平台物理設計解決方案共享技術和架構,可以實現 RTL 到 GDSII 過程的一致和高度可預測性。

Design Compiler 2007 採用了多項創新綜合技術,如自適應retiming和功耗驅動門控時鐘,性能較以前版本平均提高 8%,面積減少 4%,功耗降低 5%。此外,Synopsys Formality 等效檢測解決方案得到了增強,能夠獨立、徹底地驗證這些技術,因此設計者無需捨去驗證就可以實現更高的性能。

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