圖書信息
叢書名: 電子信息與電氣學科規劃教材
平裝: 255頁
正文語種: 簡體中文
條形碼: 9787121082924
尺寸: 25.6 x 18.2 x 1 cm
重量: 422 g
內容簡介
《VerilogHDL數字系統設計與驗證》全面介紹如何使用Verilog HDL進行數字電路設計、仿真和驗證。全書共分為VerilogHDL語法基礎與基本電路單元設計、系統設計與驗證和附錄三個組成部分。《VerilogHDL數字系統設計與驗證》以Verilog-1995和Verilog-2001標準為基礎，重視電路仿真與驗證，緊密結合設計實踐，可以幫助讀者掌握規範的電路設計方法。書中大量的例題可直接用於讀者的設計實踐，具有良好的參考價值。
《VerilogHDL數字系統設計與驗證》適合通信工程、電子工程及相關專業的高年級本科生、碩士生作為教材使用，同時也可供進行積體電路設計和可程式邏輯器件設計的工程師參考使用。
目錄
第一部分 語法基礎與基本電路單元設計.
第1章 引言
1.1 VerilogHDL語言的產生與發展
1.2 設計流程
1.3 Verilog佃L在電路仿真中的套用
1.4 VerilogHDL在電路綜合中的套用
思考與練習
第2章 Verilog代碼結構
2.1 模組的結構
2.2 電路功能描述方式
思考與練習
第3章 Verilog中的常量.變數與數據類型
3.1 常量
3.2 變數
3.3 塊語句與變數的賦值
思考與練習
第4章 操作符/運算符
4.1 算術操作符
4.2 關係操作符
4.3 相等關係操作符
4.4 邏輯操作符
4.5 按位操作符
4.6 縮位(歸約)操作符
4.7 移位操作符
4.8 條件操作符
4.9 並位(位拼接)操作符
4.1 0操作符的優先權
思考與練習
第5章 條件語句與循環語句
5.1 if-else語句
5.1.1 if-else語句的語法結構
5.1.2 if-else語句與鎖存器
5.2 case,casez和casex語句
5.2.1 case語句
5.2.2 casez和casex語句
5.2.3 case語句與鎖存器
5.3 循環語句
5.3.1 forever循環語句
5.3.2 repeat循環語句
5.3.3 while循環語句
5.3.4 for循環語句
思考與練習
第6章 任務與函式
6.1 任務
6.1.1 任務定義
6.1.2 任務調用
6.1.3 任務定義與調用舉例
6.2 函式
6.2.1 函式的定義
6.2.2 函式的調用
6.2.3 函式定義與調用舉例
6.3 任務與函式的異同小結
思考與練習
第7章 用戶定義的原語
7.1 UDP的定義
7.2 組合電路UDP
7.3 時序電路UDP
第8章 狀態機
8.1 引言
8.2 設計風格1
8.3 設計風格2
8.4 設計風格3
8.5 狀態機編碼方式：二進制編碼和獨熱編碼
思考與練習
第9章 系統任務與編譯預處理..
9.1 與仿真相關的系統任務
9.1.1 $display和$write
9.1.2 $monitor和$strobe
9.1.3 $time和$realtime
9.1.4 $finish和$stop
9.1.5 $readmemh和$readmemb
9.1.6 $random
9.2 與波形和定時檢查相關的系統任務
9.3 編譯預處理語句
9.3.1 宏定義define
9.3.2 檔案包含處理
9.3.3 仿真時間標度timescale
9.4 條件編譯命令
思考與練習
第10章 常用基本電路單元設計
10.1 Verilog代碼的綜合
10.2 算術邏輯單元
10.3 並/串變換電路
10.4 簡單自動售貨機控制電路
10.5 7段數碼顯示器控制電路
10.6 逐級進位和超前進位加法器
10.6.1 逐級進位加法器實現方法
10.6.2 超前進位加法器
10.7 同步FIFO的設計
思考與練習
第二部分系統設計與驗證
第11章 靜態定時分析.時鐘域與同步化設計
11.1 前仿真與後仿真
11.2 靜態定時分析
11.2.1 靜態定時分析與門延遲
11.2.2 時鐘抖動對靜態定時分析的影響
11.2.3 時鐘偏移對靜態定時分析的影響
11.3 時鐘域與同步化設計
11.3.1 同步器結構
11.3.2 時鐘域的劃分
11.3.3 單一跨時鐘域信號的有效傳遞
11.3.4 多個跨時鐘域信號的有效傳遞
11.4 採用異步FIFO進行時鐘域隔離
11.4.1 異步FIFO的電路結構
11.4.2 格雷碼計數器
11.4.3 AFIFO的設計與套用
11.5 通過高速採樣實現異步信號的同步化設計
思考與練習
第12章 Verilog設計驗證技術
12.1 電路驗證的基本概念
12.2 驗證的全面性與代碼覆蓋率分析
12.3 隨機化測試
12.4 定時驗證
12.5 自動測試testbench
12.5.1 乙太網橋接器的工作原理
12.5.2 電路的模組級驗證
12.5.3 電路的系統級驗證
思考與練習
第13章 典型複雜電路設計與分析
13.1 乘法器
13.1.1 串-並型乘法器
13.1.2 並行乘法器
13.1.3 使用“*”實現乘法器
13.2 除法器
13.2.1 除法電路的算法
13.2.2 VerilogHDL除法器的實現
13.3 數字濾波器
13.4 檢錯碼編碼電路
思考與練習
第14章 通信系統中的異步復用電路
14.1 同步復用電路
14.2 異步復用電路
14.2.1 異步復用的基本概念
14.2.2 正碼速調整
14.2.3 全同步設計方法
第15章 通用異步收發器的設計與驗證
15.1 通用異步收發器規範
15.2 電路結構設計
15.3 UART控制電路模組代碼設計與分析
15.4 UART傳送電路模組代碼設計與仿真分析
15.5 UART接收電路模組代碼設計與仿真分析
15.6 系統仿真
15.7 UART自動測試testbench
第16章 Viterbi解碼器電路
16.1 卷積碼編碼器的工作原理
16.2 Viterbi解碼器的工作原理
16.2.1 分支度量單元的設計
16.2.2 ACS單元的設計
16.2.3 倖存路徑信息存儲和回溯單元的設計
16.3 Viterbi解碼器電路實現
附錄A 可程式邏輯器件
附錄B ModelSimSE使用指南
附錄C XilinxISE+ModelSim使用指南
附錄D AlteraQuartusII+SynplifyPro+ModelSim使用指南
附錄E Verilog(IEEEStd-1364-1995)關鍵字
參考文獻
