閂扣效應

CMOS是Complemen Metal 結勢壘，從而觸發這個寄生可控矽——這是一種物理上的單粒子效應，或者因加在寄生可控矽兩端過高的電壓瞬變dv/dt值也會導致寄生可控矽的觸發（這也是觸發可控矽導通的一種方法）。

從CMOS電路說起。CMOS是Complementary Metal Oxide Semiconductor互補金屬氧化物半導體的簡稱，是當今主流IC製造工藝。因為採用參雜製造工藝的原因，CMOS電路中必然存在一種PNPN的4層結構，這種結構恰好與可控矽的4層結構類似，故同樣具有可控矽的傳輸特性，所以稱之為寄生可控矽。
在正常情況下，這些PN結都是反偏的，電流只能受控向一個設計方向流動，反向則處於高阻狀態。在特殊情況下如：輸出端有較大電壓過沖、輸入端存在過高ESD 電壓以及器件通電前有低內阻信號加在輸入端上等，換句話說，耦合至器件IO的ESD、浪涌電壓或噪聲尖峰所產生的任何過高的電壓瞬變，都有可能使帶電粒子越過pn結勢壘，從而觸發這個寄生可控矽——這是一種物理上的單粒子效應，或者因加在寄生可控矽兩端過高的電壓瞬變dv/dt值也會導致寄生可控矽的觸發（這也是觸發可控矽導通的一種方法）。而觸發一旦發生會導致一個再生過程而引起電荷注入，從而使寄生可控矽的導通維持下去，其較低的內阻會導致很大的內部短路電流，輕則鎖死電路使器件無法工作，重則摧毀器件甚至供電迴路等，這種現象就是所謂的閂扣現象。
閂扣現象一旦發生，撤除的辦法只能是降低寄生可控矽的導通電流使其脫離自維持導通狀態如採取斷電等措施，對系統的影響重大。所以，良好的電路設計包括採取有效的ESD抑制手段等是電路可靠性保障中的重要一環。