簡介
異步時序邏輯，一般也稱作異步時序邏輯電路，沒有統一的時鐘，各級觸發器的狀態變化不是在統一的時鐘作用下完成的（觸發器的狀態變化不是同時發生的） ，電路的狀態是直接由輸入信號決定，電路結構簡單，但是速度慢，隨著位數的增加，計數器從接受計數脈衝到穩定狀態的建立，時延也大大增加。異步時序邏輯是循序邏輯的普遍本質，但是由於它的彈性關係，他也是設計上困難度最高的。最基本的儲存元件是鎖存器。鎖存器可以在任何時間改變它的狀態，依照其他的鎖存器信號的變動，他們新的狀態就會被產生出來。異步電路的複雜度隨著邏輯門的增加，而複雜性也快速的增加，因此他們大部分僅僅使用在小的套用。然而，計算機輔助設計工具漸漸的可以簡化這些工作，允許更複雜的設計。也可能建造出混合的電路，包含有同步的觸發器和異步的鎖存器（它們都是雙穩態元件）。異步時序邏輯電路的特點：
所有觸發器的CP端並沒有完全連線在一起；
不是所有觸發器狀態的變化都與外接時鐘脈衝同步；
有時鐘信號的觸發器才需要用特性方程計算次態，而沒有時鐘信號的觸發器將保持原來的狀態不變。
1.所有觸發器的CP端並沒有完全連線在一起；
2.不是所有觸發器狀態的變化都與外接時鐘脈衝同步；
3.有時鐘信號的觸發器才需要用特性方程計算次態，而沒有時鐘信號的觸發器將保持原來的狀態不變。
類別
異步時序邏輯電路根據輸入信號的形式不同分為脈衝異步時序邏輯電路和電平異步時序邏輯電路。脈衝異步時序邏輯電路主要由觸發器組成，與同步時序邏輯電路相似，不同之處在於觸發器中的時鐘不統一，分析方法和同步時序邏輯電路的方法也基本相同。
電平異步時序邏輯電路主要由帶反饋的組合延遲單元電路組成，其分析方法和前者完全不同，主要用狀態流程表和時間圖的分析方法。設計電平異步時序電路一般步驟如下：建立原始流程表，此時，不但要確定各種輸入下的穩態，還需確定各穩態之間轉換所需要的過渡狀態；對原始流程表進行簡化；進行狀態分配，由於在最簡流程表中存在不穩定狀態，分配時，不僅力求電路最簡，還要避免造成誤動作的臨界競爭；求出表征次態和輸出的Y—Z矩陣；用Y—Z矩陣畫出邏輯圖，此時，必須檢查和消除各種可能出現的險態。對已有的電平異步時序電路分析是上述設計步驟的逆過程。
電平異步時序邏輯電路的特點是：電路的狀態改變是由輸入信號電位的變化直接引起的，而脈衝異步時序電路狀態的改變是由於輸入脈衝信號的邊沿（上升沿或者下降沿）；電路的二次狀態和激勵狀態僅僅相差一個時間延遲，即二次狀態是激勵狀態延時後的再現；輸入信號的一次變化可能引起二次狀態多次變化；電路中存在穩態和非穩態 。
競爭和險態
時序電路中狀態之間轉換存在著過渡過程，也即存在著非穩態。①競爭。電路在過渡過程中存在著一個以上的非穩定狀態變數，若電路所趨向的最終穩定狀態與狀態變數的變化次序有關，則稱電路中的競爭是臨界的，否則是非臨界的。臨界競爭會使電路的輸出結果不確定。可以在組合電路部分中插入可控制的時延或者通過適當的狀態賦值來消除臨界競爭。②險態。當開關電路的兩個輸入處於不同的邏輯狀態，並同時向相反的邏輯狀態變化時，則稱此電路有競爭存在。如果由於競爭，在輸出端出現尖峰(干擾)，則稱此電路具有險態。險態在組合電路和時序電路中都可能發生，而對電平異步時序電路有嚴重影響。為了消除險態，可在狀態變數的反饋迴路中插入時延單元，使輸入變數變化完成後，再使狀態變數產生變化。
同步、異步時序邏輯電路分析異同
同步時序電路中所有存儲元件都在時鐘脈衝CP的統一控制下，用觸發器作為存儲元件。幾乎所有的時序邏輯都是“同步邏輯”：有一個“時鐘”信號，所有的內部記憶體（'內部狀態'）只會在時鐘的邊沿時候改變。在時序邏輯中最基本的儲存元件是觸發器。
同步邏輯最主要的優點是它很簡單。每一個電路里的運算必須要在時鐘的兩個脈衝之間固定的間隔內完成，稱為一個 '時鐘周期'。只有在這個條件滿足下（不考慮其他的某些細節），電路才能保證是可靠的。
同：均先依據電路圖得到電路描述的三大方程，即驅動（激勵）方程、狀態方程（組）、輸出方程，然後依據三大方程得出描述電路邏輯功能的三大圖表（通常時序圖為實驗或仿真條件下的觀察圖像，分析時可略），最後依據圖表描述電路的邏輯功能。
異：異步時序邏輯電路分析時，還需考略各觸發器的時鐘信號，當某觸發器時鐘有效信號到來時，該觸發器狀態按狀態方程進行改變，而無時鐘有效信號到來時，該觸發器狀態將保持原有的狀態不變。
