內容簡介
全書共8章，包括Verilog HDL、門電路的設計、組合邏輯電路的設計、觸發器的設計、時序邏輯電路的設計、存儲器的設計、常用EDA軟體。數字電路及系統設計都是基於Verilog HDL完成的，每個設計都經過了電子設計自動化（EDA）軟體的編譯和仿真，或經過EDA試驗開發系統平台的驗證，確保無誤。
作者簡介
江國強，桂林電子科技大學信息科技學院，教授，主持編寫了《數字邏輯電路技術》、《EDA技術與套用》等多本教材
目錄
第1章 Verilog HDL 9
1.1 Verilog HDL設計模組的基本結構 9
1.1.1 模組連線埠定義 9
1.1.2 模組內容 10
1.2 Verilog HDL的詞法 12
1.2.1 空白符和注釋 12
1.2.2 常數 12
1.2.3 字元串 13
1.2.4 關鍵字 13
1.2.5 標識符 14
1.2.6 操作符 14
1.2.7 Verilog HDL數據對象 17
1.3 Verilog HDL的語句 20
1.3.1 賦值語句 20
1.3.2 條件語句 21
1.3.3 循環語句 23
1.3.4 結構聲明語句 24
1.3.5 語句的順序執行與並行執行 26
1.4 Verilog HDL仿真 26
1.4.1 Verilog HDL仿真支持語句 27
1.4.2 Verilog HDL測試平台軟體的設計 31
第2章 門電路的設計 35
2.1 用assign語句設計門電路 35
2.1.1 四-2輸入與非門7400的設計 36
2.1.2 六反相器7404的設計 37
2.2 用門級元件例化方式設計門電路 38
2.2.1用元件例化方式設計四-2輸入端與非門7400 38
2.2.2 用門級元件例化方式設計六反相器7404 39
2.3 三態輸出電路的設計 39
2.3.1 三態輸出門的設計 39
2.3.2 集成三態輸出緩衝器的設計 41
第3章 組合邏輯電路的設計 44
3.1 算術運算電路的設計 44
3.1.1 一般運算電路的設計 44
3.1.2 集成運算電路的設計 51
3.2 編碼器的設計 55
3.2.1 普通編碼器的設計 55
3.2.2 集成編碼器的設計 59
3.3 解碼器的設計 63
3.3.1 4線-10線BCD解碼器7442的設計 63
3.3.2 4線-16解碼器74154的設計 64
3.3.3 3線-8線解碼器74138的設計 66
3.3.4 七段顯示解碼器7448的設計 67
3.4 數據選擇器的設計 69
3.4.1 8選1數據選擇器74151的設計 69
3.4.2 雙4選1數據選擇器74153的設計 71
3.4.3 16選1數據選擇器161mux的設計 72
3.4.4 三態輸出8選1數據選擇器74251的設計 73
3.5 數值比較器的設計 75
3.5.1 4位數值比較器7485的設計 75
3.5.2 8位數值比較器74684的設計 76
3.5.3 帶使能控制的8位數值比較器74686的設計 77
3.6 奇偶校驗器的設計 78
3.6.1 8位奇偶產生器/校驗器74180的設計 79
3.6.2 9位奇偶產生器74280 80
3.7 碼轉換器的設計 81
3.7.1 BCD編碼之間的碼轉換器的設計 81
3.7.2 數制之間的碼轉換器的設計 84
3.7.3 明碼與密碼轉換器的設計 88
第4章 觸發器的設計 91
4.1 RS觸發器的設計 91
4.1.1 基本RS觸發器的設計 91
4.1.2 鍾控RS觸發器的設計 93
4.2 D觸發器的設計 94
4.2.1 D鎖存器的設計 94
4.2.2 D觸發器的設計 94
4.2.3 集成D觸發器的設計 95
4.3 JK觸發器的設計 96
4.3.1具有置位端的JK觸發器7471的設計 96
4.3.2 具有異步復位的JK觸發器7472 98
4.3.3 具有異步置位和共用異步復位與時鐘的雙JK觸發器7478的設計 99
第5章 時序邏輯電路的設計 101
5.1 數碼暫存器的設計 101
5.1.1 8D鎖存器74273的設計 101
5.1.2 8D鎖存器（三態輸出）CT74373的設計 102
5.2 移位暫存器的設計 103
5.2.1 4位移位暫存器74178的設計 104
5.2.2 雙向移位暫存器74194的設計 105
5.3 計數器的設計 106
4.3.1 十進制同步計數器（異步復位）74160的設計 106
5.3.2 4位二進制同步計數器（異步復位）74161的設計 108
5.3.3 4位二進制同步計數器（同步復位）74163的設計 110
5.3.4 4位二進制同步加/減計數器74191的設計 111
5.4 專用數字電路的設計 112
5.4.1 順序脈衝發生器的設計 112
5.4.2 序列信號發生器的設計 114
5.4.3 偽隨機信號發生器的設計 114
5.4.4 序列信號檢測器的設計 116
5.4.5 流水燈控制器的設計 117
5.4.6 搶答器的設計 118
5.4.7 串列數據檢測器的設計 120
第6章 存儲器的設計 124
6.1 RAM的設計 124
6.2 ROM的設計 125
第7章 數字電路系統的設計 128
7.1 數字電路系統的設計方法 128
7.1.1 數字電路系統設計的圖形編輯方式 128
7.1.2 用元件例化方式實現系統設計 130
7.2 8位串列加法器的設計 132
7.2.1 基本元件的設計 132
7.2.2 8位串列加法器的頂層設計 135
7.3 24小時計時器的設計 137
7.3.1 2千萬分頻器的設計 137
7.3.2 60進制分頻器的設計 138
7.3.3 24進制分頻器的設計 139
7.3.4 24小時計時器的頂層設計 140
7.4 萬年曆的設計 140
7.4.1 控制器的設計 141
7.4.2 數據選擇器mux_4的設計 142
7.4.3 數據選擇器mux_16的設計 142
7.4.4年月日計時器的設計 143
7.4.5 萬年曆的頂層設計 145
7.5 倒計時器的設計 146
7.5.1 控制器contr100_s的設計 146
7.5.2 60進制減法計數器的設計 147
7.5.3 24進制減法計數器的設計 148
7.5.4 100進制減法計數器的設計 149
7.5.5 倒計時器的頂層設計 149
7.6 交通燈控制器的設計 150
7.6.1 100進制減法計數器的設計 151
7.6.2 控制器的設計 151
7.6.3 交通燈控制器的頂層設計 152
7.7 計程車計費器的設計 154
7.7.1 計費器的設計 155
7.7.2 計程車計費器的頂層設計 156
7.8 波形發生器的設計 156
7.8.1 計數器cnt256的設計 157
7.8.2 存儲器rom0的設計 158
7.8.3多路選擇器mux_1的設計 161
7.8.4 波形發生器的頂層設計 161
7.9 數字電壓表的設計 162
7.9.1 分頻器clkgen的設計 163
7.9.2 控制器contr_2的設計 163
7.9.3 存儲器myrom_dyb的設計 165
7.9.4 數字電壓表的頂層設計 168
7.10 8位十進制頻率計設計 169
7.10.1 測頻控制信號發生器testctl的設計 169
7.10.2 十進制加法計數器cnt10x8的設計 170
7.10.3 8位十進制鎖存器reg4x8的設計 172
7.10.4 頻率計的頂層設計 172
第8章 常用EDA軟體 174
8.1 Quartus II 13.0軟體 174
8.1.1 Quartus II軟體的主界面 174
8.1.2 Quartus II的圖形編輯輸入法 175
8.1.3 Quartus II的文本編輯輸入法 190
8.1.4 嵌入式邏輯分析儀的使用方法 192
8.1.5 嵌入式鎖相環的設計方法 195
8.1.6 設計最佳化 199
8.1.7 Quartus II的RTL閱讀器 200
8.2 ModelSim 202
8.2.1 ModelSim的圖形用戶互動方式 202
8.2.2 ModelSim的互動命令方式 206
8.2.3 ModelSim的批處理工作方式 208
8.2.4 在Quartus II 13.0中使用ModelSim仿真 209
8.3 基於Matlab/DSP Builder的DSP模組設計 214
8.3.1 設計原理 214
8.3.2 DSP Builder的層次設計 226
8.4 Nios II嵌入式系統開發軟體 227
8.4.1 Nios II的硬體開發 227
8.4.2 Qsys系統的編譯與下載 232
8.4.3 Nios II嵌入式系統的軟體調試 256
8.4.4 Nios II的常用組件與編程 261
8.4.5 基於Nios II的Qsys系統套用 272
主要參考文獻 284
