數字頻率合成概述
1.1頻率合成技術
頻率合成技術起源於20世紀30年代，至今已有70多年的歷史。頻率合成器的實現方法有3種：直接模擬頻率合成、間接頻率合成和直接數字頻率合成。根據出現的時間順序，可將其分為3代[1]。
第一代：直接模擬頻率合成技術。利用一個或多個不同的晶體振盪器作為基準信號源，經過倍頻、分頻、混頻等途徑直接產生許多離散頻率的輸出信號，稱為直接式頻率合成。這種方法獲得的信號具有頻率的長期和短期穩定度高、頻率變換速度快等特點，但調試難度大，雜散抑制難。
第二代：鎖相頻率合成技術。在20世紀50年代出現了鎖相式頻率合成器，也稱為間接式合成器。它利用一個或者幾個參考頻率源，通過諧波發生器混頻和分頻等產生大量的諧波或組合頻率，然後用鎖相環，把壓控振盪器的頻率鎖定在某一諧波或組合頻率上。由壓控振盪器間接產生所需頻率輸出。這種方法優點是由於鎖相環路相當於一個窄帶跟蹤濾波器，因此能很好地選擇所需頻率的信號，抑止雜散分量，避免了大量使用濾波器，有利於集成化和小型化。
第三代：直接數字頻率合成技術。20世紀70年代以來，隨著數字積體電路和微電子技術的發展，出現了一種新的合成方法——直接數字式頻率合成（DDS）技術。它從相位的概念出發進行頻率合成，採用了數字採樣存儲技術，具有精確的相位、頻率分辨力，快速的轉換時間等衝突優點。
1.2頻率合成器的性能指標
頻率合成器是現代電子系統的重要組成部分，在通信、雷達、導航、電子對抗和測試設備中都得到了廣泛的套用。頻率合成器的主要性能指標包括以下幾個方面。
（1）輸出頻率範圍
頻率範圍是指頻率合成器輸出最低頻率和輸出最高頻率之間的變化範圍，包括中心頻率和頻寬兩個方面的含義。
（2）頻率穩定度
頻率穩定度指在規定的時間間隔內，頻率合成器輸出頻率偏離標定值的數值，分為長期、短期和瞬間等3種穩定度。
（3）頻率間隔
頻率間隔是指兩個輸出頻率的最小間隔，也稱頻率解析度。不同用途的頻率合成器，對頻率間隔的要求是不同的，小到幾赫茲，大到兆赫量級。
（4）頻率轉換時間
頻率轉換時間是指輸出頻率由一個頻率轉換到另一個頻率的時間。
（5）頻譜純度
頻譜純度以雜散分量和相位噪聲來衡量，雜散又稱寄生信號，分為諧波分量和非諧波分量兩種，主要由頻率合成過程中的非線性失真產生；相位噪聲是衡量輸出信號相位抖動大小的參數。
（6）調製性能
調製性能是指頻率合成器的輸出是否具有調幅（AM）、調頻（FM）和調相（PM）等功能。
隨著電子技術的不斷發展，對頻率合成器性能的要求越來越高。20世紀80年代以來，各國都在研製和發展各自的DDS產品，現在流行的DDS產品以AnalogDevices公司的最多，主要有AD7008、AD9830-9835、AD9850-9854等十幾種晶片，形成了0～120MHz的寬輸出頻率範圍系列。此外，高通公司也有Q2334、Q2368等產品，這些DDS晶片的時鐘頻率從30MHz到125MHz不等，晶片從一般功能到集成有D/A轉換器和正交調製器。隨著數位訊號處理器件的發展，DDS可以在FPGA、DSP等可程式器件上以軟體化的方式實現。
直接數字頻率合成
2.1原理
直接數字頻率合成（DDS）技術是相對於直接模擬頻率合成（DAS）技術而言的。DDS直接以離散時間的方式產生信號，通過改變幅度、頻率和相位來生成被調製信號，因此對於數字通信系統來說可以產生任意的波形。軟體無線電系統中的數字上下變頻、本地載波的產生以及壓控震盪器等重要環節都可以用DDS技術實現。
採用DDS技術的直接數字頻率合成器（DDFS，DirectDigitalFrequencySynthesizer）可分為正弦輸出DDS、脈衝輸出DDS和相位插入DDS等不同的類別，其中正弦輸出DDS套用最為普遍。
對於正弦輸出DDS，波形的產生主要有兩種方法。第一種為實時計算法，這種方法需要實時計算特殊的三角函式值，如果用DSP進行處理實現比較複雜，因此這種方法套用較少。第二種為查表法，其主要思想是將各個相位所對應的正弦值存儲在查找表中（一般用ROM來實現），在實際波形產生過程中只需要根據相位進行相應的查找便可以直接生成正弦波形值。
2.2直接數字頻率合成的優點
DDS技術的主要優點體現在以下方面。
（1）精確性
DDS的數字特性使其能夠比模擬技術更精確地設定輸出波形的頻率。採用DDS可以很容易地實現精細的頻率步長，這是因為相對較小地增加硬體電路的複雜性就能夠使頻率解析度成倍提高。目前大多數的DDS設計所提供的步長都小於1Hz，而且很多DDS設計能夠達到10−3Hz甚至更小。
（2）相對頻寬寬
當相位增量為零時，直接數字頻率合成器DDFS輸出頻率的下限是零。由採樣定理，DDFS輸出上限頻率應滿足，其中是時鐘頻率。在實際工程中，由於輸出濾波器的非理想過渡特性，可實現的DDFS的輸出頻率上限一般為，因此DDFS的輸出頻率範圍是0～，與其他頻率方案比較，DDFS的相對頻寬具有明顯優勢。
（3）頻率解析度高
DDS的頻率解析度為：，其中，N為相位累加器的字長，是時鐘頻率。DDS可以通過增加相位累加器的字長和降低時鐘頻率來獲得較高的頻率解析度，其代價是增大系統的複雜度，且必須考慮採樣頻率和頻率解析度的平衡。
（4）快速切換的能力
當DDS系統發生頻率改變時，輸出的信號平滑且無瞬變現象。在頻率切換過程中，相位能夠保持連續，這對於快速跳頻擴頻系統來說是至關重要的。採用DDS可以實現微秒級的頻率切換，因此DDS具有快速切換的能力。
（5）輸出任意波形的能力
DDS技術是各種任意波形綜合儀器所採用的核心技術之一，這主要是因為對於各種波形，如正餘弦、方波、三角波、調頻調相波等，全數字的DDFS一般都是模組化結構。這些波形都有非常相似的產生機理，都需要相位累加器、相位加法器、波形查找表等，所不同的是波形存儲器中的數據不同。因此，只需要改變ROM中的數據，就可以產生不同的波形，這是DDS最大的優勢之一。
（6）體積小功耗低，便於集成
和體積龐大的模擬系統相比，DDS系統體積小而且功耗低，使其在移動套用中具有明顯的優勢。直接數字合成器使數字調製技術得以實現，經過數字調製後的信號能夠被轉換成為用於傳輸的模擬信號。由於採用了全數字結構，DDS系統的基本結構簡單且易於實現，便於集成。採用單片集成的DDFS構成頻率合成器，將縮短頻率合成器的研製和生產周期，減小系統的體積、功耗，並可降低生產成本，增強系統的可靠性。
2.3直接數字頻率合成的不足
雖然存在眾多優點，DDS技術本身也存在著一些不足，主要包括以下幾點。
（1）工作頻帶的限制
DDS的輸出頻帶頻寬主要受DDS工作時鐘頻率的限制。因為DDS的最高輸出頻率一般限制在以下，如AD9854，時鐘頻率為300MHz，輸出頻寬為120MHz，這對於飛速發展的通信技術是遠遠不夠的。目前採用GaAS技術生產出來的DDS晶片其輸出頻率可達到300～400MHz，但它的價格過於昂貴，難以大量套用。不過隨著高速ECL和GaAS技術的發展，頻帶頻寬的限制正逐步被克服。
（2）雜波抑制性能較差
DDS系統中存在著3種誤差源。第一種為採用有限比特來表示合成信號而引起幅度截斷；第二種為由於截斷了用於對ROM的位置進行定址的比特數而引起的相位截斷；第三種為DAC解析度的限制所引起的失真。其中相位截斷是最主要的誤差源。雖然DDS系統的輸出濾波器可以最小化雜散輸出，但是卻無法完全消除由於相位和幅度截斷而引起的失真以及其他非線性失真。
由於幅度和相位截斷的影響，加之全數字電路結構自身存在不足，因此DDS系統的雜波抑制性能比較差，由此引起的邊帶噪聲及對頻譜純度的影響是DDS系統的主要缺點。
（3）相位噪聲性能低
由於DDFS採用的是全數字結構，因此其相位噪聲不能獲得很高的指標。
直接數字頻率合成的方法
前面已經提到，正弦輸出DDS和脈衝輸出DDS是兩種最為常見的直接數字合成器，其所對應的直接數字合成的方法分別為ROM查找表法（ROMLUT）和脈衝輸出直接數字合成法（PODDS）。
ROM查找表法（ROMLUT）可以用來產生正弦信號。正弦波形的抽樣值存放在ROM中，並且通過一個DAC周期地進行輸出從而產生輸出波形。分析表明，這種方法可以得到很高的頻譜純度。如果要生成一個任意波形，通常採用這種方法，抽樣值保存在ROM中，通過DAC輸出抽樣值。
脈衝輸出直接數字合成法（PODDS）使用一個相位累加器得到一系列的周期性脈衝，根據這些脈衝可以產生其他波形。
下面對這兩種方法進行更進一步的說明。
1．ROM查找表法
ROMLUT法的直接數字合成器一般由基準時鐘、相位累加器、地址暫存器、ROM查找表、DAC和低通濾波器等部分構成。其中基準時鐘為整個系統提供基準參考時間；相位累加器按照相位增量向前累加，得到待產生波形的相位；地址暫存器和ROM查找表用於完成相位到離散波形的一一映射；DAC將產生的離散波形轉換成模擬信號；低通濾波器負責平滑DAC的輸出。採用ROMLUT法的DDS系統如圖1所示。
數字頻率合成信號圖1採用ROMLUT法的DDS系統[2]
在圖1所示的結構中，時鐘是通過單晶體振盪器產生的，為整個系統提供參考。加法器和相位增量暫存器共同起著累加器的作用，並且每個時鐘周期將輸出值增加。累加器的輸出採用ROMLUT的地址形式，由地址暫存器保存。ROM查詢表中存放著所需要生成波形的一個周期的採樣值，這些採樣值用數字形式表示了所需的波形，並將波形的幅度定義為相位的函式。地址暫存器中的地址即相當於相位。
在每個時鐘周期，地址暫存器順序地從ROM查詢表中讀出採樣值，並將其輸送到DAC，從而產生輸出波形，再由DAC將每一個數字波形轉變為模擬電壓。由於波形的保持特性，DAC的輸出是一個失真的模擬信號。因此為了獲得最終的模擬信號，在DAC輸出端得到的信號還要通過低通濾波器和放大器。此外，在有些情況下可以選擇在DAC之前引入數字濾波器，以補償非線性模擬濾波器的失真。最終得到的輸出波形的周期取決於相位增量和時鐘信號的頻率。
2．脈衝輸出直接數字合成法
脈衝輸出直接數字合成法（PODDS）是一種用於生成脈衝、鋸齒或矩形波形的方法，當然其他波形可以通過這些基本波形來產生。
PODDS包含一個N位的加法器和N位的暫存器，二者結構構成一個累加器，此外還需要有基準時鐘進行配合。PODDS的思想就是通過累加器進行循環來產生矩形波形，並通過這種方式從高頻基準時鐘中產生出一個可調節的脈衝頻率。採用PODDS法的DDS系統[48]如圖2所示。
數字頻率合成信號圖2採用PODDS法的DDS系統
在每個時鐘周期，相位增量Δr與累加器完成一次相加，累加的結果對2N取模余。因此，每隔2N/Δr個時鐘周期，累加器產生一次溢出，從而形成脈衝輸出。此外累加器的輸出還可以是方波輸出或鋸齒波輸出。
鎖相頻率合成
鎖相頻率合成器（PLL，Phase-Locked-Loop）又稱為間接式頻率合成器。和DDFS相比，PLL具有體積小、成本低、輸出端寄生頻率少等優點，因而也得到了廣泛的套用。
PLL是一種跟蹤參考頻率的反饋機制，它由壓控振盪器（VCO）、鑒相器（PD）、分頻器和環路濾波器（LF）組成，如圖3所示。
數字頻率合成信號圖3PLL頻率合成器結構圖
鑒相器是誤差檢測元件，主要起鑒相的作用，它將輸入信號的相位和VCO輸出經過分頻所得到的信號的相位進行比較，輸出兩信號的相位差。環路濾波器主要用來濾除誤差電壓中的高頻分量和噪聲，以保證環路所要求的性能，增加系統的穩定性。VCO是執行元件，它受誤差電壓的控制，完成電壓和頻率之間的轉換，消除輸出信號相對於輸入信號的頻差，穩定相位差。
當鎖相環鎖定之後，相位檢波器兩個輸入端的頻率達到相同狀態，即有：
數字頻率合成信號有時為了提高VCO的工作頻率，可以採用在可變分頻器之前串接一個分頻比固定的前置分頻器的方式，如圖4所示。
數字頻率合成信號圖4引入前置分頻器的PLL頻率合成器結構圖
由於相位是頻率對時間的積分，因此鎖相環路包含有一個固有的積分環節。對於固定頻差輸出信號，只要它處於環路的鎖定範圍之內，那么通過這個固定積分環節的作用，環路輸出就無剩餘穩態頻差，從而可以實現理想的頻率控制。此外，間接式鎖相頻率合成器還具有良好的窄帶載波跟蹤特性和調製跟蹤特性，門限性能好，易於集成化，能夠以相對低的成本產生出高頻率解析度且低雜散輸出的信號。
PLL頻率合成器的性能主要包括噪聲性能、跟蹤性能和捕捉性能等方面。其中PLL的跟蹤性能是指當環路已經處在鎖定狀態時，環路輸出信號相位跟蹤輸入信號相位變化的行為能力。PLL的捕獲性能是指PLL在開機、換頻或由開機到閉環的狀態中，由失鎖進入鎖定的能力。通常頻率捕獲時間總是遠大於相位捕獲時間，所以一般所說的捕獲時間，就是指頻率捕獲時間，而不考慮相位捕獲時間的影響。
直接數字頻率合成與鎖相頻率合成的結合
DDS採用全數字結構，具有頻率轉換時間短、頻率解析度高、相位噪聲低等許多優點，但是DDS有兩個明顯的不足限制了其進一步套用：一是合成頻率較低；二是輸出頻率雜散分量較大，頻譜純度不如PLL。
PLL頻率合成技術具有工作頻率高、寬頻、頻譜質量好的優點，但頻率解析度、頻率建立時間等性能遠不如DDS，並且PLL方案存在頻率解析度、頻譜純度、換頻速度間的矛盾。高的頻譜純度與快的換頻速度要求PLL的鑒相頻率高，而高的頻率解析度則要求PLL的鑒相頻率低，這一矛盾單靠PLL本身無法很好地解決。
將兩種技術結合起來構成DDS+PLL混合頻率合成器，取長補短實現頻率合成，可以達到單一技術難以達到的效果。DDS+PLL混合系統的基本原理是用一個低頻的DDS“激勵”一個PLL系統或“插入”到一個PLL系統中，從而使系統輸出兼具DDS和PLL的優點，實現高的頻率解析度、高的轉換速率和高的輸出頻率。
DDS+PLL混合頻率合成器的方案有多種，各方案都可以實現高頻段輸出，同時具有很好的頻率解析度指標，這是由於PLL和DDS的基本工作原理所決定的。但在雜散性能、頻率建立時間和電路複雜程度等方面，各方案的特點各有不同[49]。下面介紹幾種方案。
1．DDS激勵PLL方案
該方案結構如圖5所示。DDS作為PLL的激勵信號，PLL作為跟蹤倍頻。其中DDS在某個頻率附近產生精細的頻率步進，而PLL則將DDS產生的信號倍頻到所需的頻率範圍內。
當環路鎖定時，輸出頻率為：
數字頻率合成信號頻率解析度為：
數字頻率合成信號其中，為DDS的頻率解析度。
需要注意的是，DDS激勵的PLL輸出頻率的步進間隔，隨著N的不同而不同，因此步進間隔在整個輸出頻率範圍內並不是恆定不變的。
該方案可以採用高的鑒相頻率（DDS輸出頻率）來提高PLL的轉換速度，並利用DDS的高解析度來保證小頻率間隔，但是需要選擇合適的DDS頻寬，以實現頻率的連續覆蓋。
2．DDS內環分頻方案
DDS內環分頻方案的結構如圖6所示。
數字頻率合成信號圖5DDS激勵PLL方案
數字頻率合成信號圖6DDS內環分頻方案
當環路鎖定時，輸出頻率為：
數字頻率合成信號其中，K為頻率控制字。
在該方案中，DDS作為一小數分頻器，提供小步進的可變分頻比，從而在PLL輸出端獲得相對高的頻率解析度。其解析度為：
數字頻率合成信號可見，隨著K的變化，輸出的頻率步進也隨之變化，且K越大，解析度越高。由於，所以
數字頻率合成信號由此可知，該方案的解析度同時取決於DDS和鑒相頻率，其頻率轉換時間由PLL決定，K值較大時，可選取較大的值，以獲得短的頻率轉換時間。
3．PLL內插DDS混合方案
該方案可以充分發揮DDS的高解析度的優點。其結構如圖7所示，其中BPF為帶通濾波器（BandPassFilter）。
數字頻率合成信號圖7PLL內插DDS方案
其輸出頻率為：
數字頻率合成信號該方案由PLL提供以為單位的較大頻率步進，DDS的高解析度則完成頻率的精細變化。為了得到連續的頻率覆蓋，要求DDS輸出頻寬必須大於等於參考頻率。PLL可以採用高的鑒相頻率，從而提高PLL的頻率轉換時間，同時充分發揮DDS高解析度的優點。其頻率轉換時間由PLL決定，DDS的頻率建立時間相對於PLL可以忽略不計。缺點在於BPF設計困難，因為頻帶越窄，與的距離就越近，這就要求BPF有嚴格的滾降特性。
4．環外混頻式混合方案
其結構如圖8所示，它由DDS輸出與PLL輸出相混頻後再濾波輸出。
數字頻率合成信號圖8環外混頻式混合方案
其輸出頻率為：
數字頻率合成信號該方案利用DDS保證其頻率解析度，用PLL保證其工作頻率和頻寬。即由PLL提供以為單位的較大的頻率步進，由DDS提供精確的步進，以填補大步進間的間隙。
為了得到連續的頻率覆蓋，要求DDS輸出頻寬必須大於或等於參考頻率，即。當頻率合成器在同一內進行頻率轉換時，頻率轉換時間由DDS決定；而當合成器頻率轉換已超過同一的範圍，則必須改變N，那么頻率轉換時間由PLL決定。由於在這種方案中PLL的鑒相頻率可以取得較高，因而此時頻率轉換時間可以做得較短。這種方案的缺點在於BPF設計困難。
