基本介紹
園晶晶圓是最常用的半導體材料，按其直徑分為4英寸、5英寸、6英寸、8英寸等規格，近來發展出12英寸甚至研發更大規格（14英吋、15英吋、16英吋、……20英吋以上等）。晶圓越大，同一圓片上可生產的IC就越多，可降低成本；但對材料技術和生產技術的要求更高。一般認為矽晶圓的直徑越大，代表著這座晶圓廠有更好的技術.在生產晶圓的過程當中，良品率是很重要的條件。
製造過程
二氧化矽礦石經由電弧爐提煉，鹽酸氯化，並經蒸餾後，製成了高純度的多晶矽，其純度高達99.999999999%。晶圓製造廠再將此多晶矽熔解，再於溶液內摻入一小粒的矽晶體晶種，然後將其慢慢拉出，以形成圓柱狀的單晶矽晶棒，由於矽晶棒是由一顆小晶粒在融熔態的矽原料中逐漸生成，此過程稱為“長晶”。 矽晶棒再經過研磨，拋光，切片後，即成為積體電路工廠的基本原料——矽晶圓片，這就是“晶圓”。
簡單的說,單晶矽圓片由普通矽砂拉制提煉，經過溶解、提純、蒸餾一系列措施製成單晶矽棒，單晶矽棒經過拋光、切片之後，就成為了晶圓。
晶圓經多次光罩處理，其中每一次的步驟包括感光劑途布、曝光、顯影、腐蝕、滲透或蒸著等等，製成具有多層線路與元件的IC晶圓，再交由後段的測試、切割、封裝廠，以製成實體的積體電路成品。
製造工藝
晶圓製造工藝
表面清洗
晶圓表面附著一層大約2um的Al2O3和甘油混合液保護之,在製作前必須進行化學刻蝕和表面清洗。
初次氧化
有熱氧化法生成SiO2 緩衝層，用來減小後續中Si3N4對晶圓的應力氧化技術：乾法氧化Si(固)+O2 à SiO2(固)和濕法氧化Si(固)+2H2O à SiO2(固)+2H2。乾法氧化通常用來形成，柵極二氧化矽膜，要求薄，界面能級和固定電荷密度低的薄膜。乾法氧化成膜速度慢於濕法。濕法氧化通常用來形成作為器件隔離用的比較厚的二氧化矽膜。當SiO2膜較薄時，膜厚與時間成正比。SiO2膜變厚時，膜厚與時間的平方根成正比。因而，要形成較厚SiO2膜，需要較長的氧化時間。SiO2膜形成的速度取決於經擴散穿過SiO2膜到達矽表面的O2及OH基等氧化劑的數量的多少。濕法氧化時，因在於OH基SiO2膜中的擴散係數比O2的大。氧化反應，Si 表面向深層移動，距離為SiO2膜厚的0.44倍。因此，不同厚度的SiO2膜，去除後的Si表面的深度也不同。SiO2膜為透明，通過光干涉來估計膜的厚度。這種干涉色的周期約為200nm，如果預告知道是幾次干涉，就能正確估計。對其他的透明薄膜，如知道其折射率，也可用公式計算出(dSiO2)/(dox)=(nox)/(nSiO2)。SiO2膜很薄時，看不到干涉色，但可利用Si的疏水性和SiO2的親水性來判斷SiO2膜是否存在。也可用干涉膜計或橢圓儀等測出。SiO2和Si界面能級密度和固定電荷密度可由MOS二極體的電容特性求得。(100)面的Si的界面能級密度最低，約為10E+10-- 10E+11/cm ?2.eV-1 數量級。(100)面時，氧化膜中固定電荷較多，固定電荷密度的大小成為左右閾值的主要因素。
熱CVD(HotCVD)/(thermalCVD)
此方法生產性高，梯狀敷層性佳(不管多凹凸不平，深孔中的表面亦產生反應，及氣體可到達表面而附著薄膜)等，故用途極廣。膜生成原理，例如由揮發性金屬鹵化物(MX)及金屬有機化合物(MR)等在高溫中氣相化學反應(熱分解，氫還原、氧化、替換反應等)在基板上形成氮化物、氧化物、碳化物、矽化物、硼化物、高熔點金屬、金屬、半導體等薄膜方法。因只在高溫下反應故用途被限制，但由於其可用領域中，則可得緻密高純度物質膜，且附著強度極強，若用心控制，則可得安定薄膜即可輕易製得觸鬚(短纖維)等，故其套用範圍極廣。熱CVD法也可分成常壓和低壓。低壓CVD適用於同時進行多片基片的處理，壓力一般控制在0.25-2.0Torr之間。作為柵電極的多晶矽通常利用HCVD法將SiH4或Si2H。氣體熱分解（約650oC）澱積而成。採用選擇氧化進行器件隔離時所使用的氮化矽薄膜也是用低壓CVD法，利用氨和SiH4 或Si2H6反應面生成的，作為層間絕緣的SiO2薄膜是用SiH4和O2在400--4500oC的溫度下形成SiH4+O2-SiO2+2H2或是用Si(OC2H5)4(TEOS:tetra ethoxy silanc)和O2在750oC左右的高溫下反應生成的，後者即採用TEOS形成的SiO2膜具有台階側面部被覆性能好的優點。前者，在澱積的同時導入PH3 氣體，就形成磷矽玻璃（PSG：phosphor silicate glass）再導入B2H6氣體就形成BPSG(borro ? phosphor silicate glass)膜。這兩種薄膜材料，高溫下的流動性好，廣泛用來作為表面平坦性好的層間絕緣膜。
熱處理
在塗敷光刻膠之前，將洗淨的基片表面塗上附著性增強劑或將基片放在惰性氣體中進行熱處理。這樣處理是為了增加光刻膠與基片間的粘附能力，防止顯影時光刻膠圖形的脫落以及防止濕法腐蝕時產生側面腐蝕(sideetching)。光刻膠的塗敷是用轉速和鏇轉時間可自由設定的甩膠機來進行的。首先、用真空吸引法將基片吸在甩膠機的吸盤上，把具有一定粘度的光刻膠滴在基片的表面，然後以設定的轉速和時間甩膠。由於離心力的作用，光刻膠在基片表面均勻地展開，多餘的光刻膠被甩掉，獲得一定厚度的光刻膠膜，光刻膠的膜厚是由光刻膠的粘度和甩膠的轉速來控制。所謂光刻膠，是對光、電子束或X線等敏感，具有在顯影液中溶解性的性質，同時具有耐腐蝕性的材料。一般說來，正型膠的分辯率高，而負型膠具有感光度以及和下層的粘接性能好等特點。光刻工藝精細圖形(分辯率，清晰度)，以及與其他層的圖形有多高的位置吻合精度(套刻精度)來決定，因此有良好的光刻膠，還要有好的曝光系統。
去除氮化矽
此處用乾法氧化法將氮化矽去除
離子注入
離子布植將硼離子(B+3) 透過SiO2 膜注入襯底，形成P型阱離子注入法是利用電場加速雜質離子，將其注入矽襯底中的方法。離子注入法的特點是可以精密地控制擴散法難以得到的低濃度雜質分布。MOS電路製造中，器件隔離工序中防止寄生溝道用的溝道截斷，調整閥值電壓用的溝道摻雜，CMOS的阱形成及源漏區的形成，要採用離子注入法來摻雜。離子注入法通常是將欲摻入半導體中的雜質在離子源中離子化，然後將通過質量分析磁極後選定了離子進行加速，注入基片中。
退火處理
去除光刻膠放高溫爐中進行退火處理 以消除晶圓中晶格缺陷和內應力，以恢復晶格的完整性。使植入的摻雜原子擴散到替代位置，產生電特性。
去除氮化矽層
用熱磷酸去除氮化矽層，摻雜磷(P+5) 離子，形成N 型阱，並使原先的SiO2 膜厚度增加，達到阻止下一步中n 型雜質注入P 型阱中。
去除SIO2層
退火處理，然後用HF 去除SiO2 層。
乾法氧化法
乾法氧化法生成一層SiO2 層，然後LPCVD 沉積一層氮化矽。此時P 阱的表面因SiO2 層的生長與刻蝕已低於N 阱的表面水平面。這裡的SiO2 層和氮化矽的作用與前面一樣。接下來的步驟是為了隔離區和柵極與晶面之間的隔離層。
光刻技術和離子刻蝕技術
利用光刻技術和離子刻蝕技術，保留下柵隔離層上面的氮化矽層。
濕法氧化
生長未有氮化矽保護的SiO2 層，形成PN 之間的隔離區。
生成SIO2薄膜
熱磷酸去除氮化矽，然後用HF 溶液去除柵隔離層位置的SiO2 ，並重新生成品質更好的SiO2 薄膜, 作為柵極氧化層。
氧化
LPCVD 沉積多晶矽層，然後塗敷光阻進行光刻，以及等離子蝕刻技術，柵極結構，並氧化生成SiO2 保護層。
形成源漏極
表面塗敷光阻，去除P 阱區的光阻，注入砷(As) 離子，形成NMOS 的源漏極。用同樣的方法，在N 阱區，注入B 離子形成PMOS 的源漏極。
沉積
利用PECVD 沉積一層無摻雜氧化層，保護元件，並進行退火處理。
沉積摻雜硼磷的氧化層
含有硼磷雜質的SiO2 層，有較低的熔點，硼磷氧化層(BPSG) 加熱到800 oC 時會軟化並有流動特性，可使晶圓表面初級平坦化。
深處理
濺鍍第一層金屬利用光刻技術留出金屬接觸洞，濺鍍鈦+ 氮化鈦+ 鋁+ 氮化鈦等多層金屬膜。離子刻蝕出布線結構，並用PECVD 在上面沉積一層SiO2 介電質。並用SOG (spin on glass) 使表面平坦，加熱去除SOG 中的溶劑。然後再沉積一層介電質，為沉積第二層金屬作準備。
（1） 薄膜的沉積方法根據其用途的不同而不同，厚度通常小於1um 。有絕緣膜、半導體薄膜、金屬薄膜等各種各樣的薄膜。薄膜的沉積法主要有利用化學反應的CVD(chemical vapor deposition)法以及物理現象的PVD(physical vapor deposition)法兩大類。CVD 法有外延生長法、HCVD ，PECVD 等。PVD 有濺射法和真空蒸發法。一般而言，PVD 溫度低，沒有毒氣問題；CVD 溫度高，需達到1000 oC 以上將氣體解離，來產生化學作用。PVD 沉積到材料表面的附著力較CVD 差一些，PVD 適用於在光電產業，而半導體製程中的金屬導電膜大多使用PVD 來沉積，而其他絕緣膜則大多數採用要求較嚴謹的CVD 技術。以PVD 被覆硬質薄膜具有高強度，耐腐蝕等特點。
（2） 真空蒸發法（Evaporation Deposition ）採用電阻加熱或感應加熱或者電子束等加熱法將原料蒸發澱積到基片上的一種常用的成膜方法。蒸發原料的分子（或原子）的平均自由程長（10 -4 Pa 以下，達幾十米），所以在真空中幾乎不與其他分子碰撞可直接到達基片。到達基片的原料分子不具有表面移動的能量，立即凝結在基片的表面，所以，在具有台階的表面上以真空蒸發法澱積薄膜時，一般，表面被覆性（覆蓋程度）是不理想的。但若可將Crambo真空抽至超高真空（<10 – 8 torr ），並且控制電流，使得欲鍍物以一顆一顆原子蒸鍍上去即成所謂分子束磊晶生長（MBE ：Molecular Beam Epitaxy ）。
（3） 濺鍍（Sputtering Deposition ） 所謂濺射是用高速粒子（如氬離子等）撞擊固體表面，將固體表面的原子撞擊出來，利用這一現象來形成薄膜的技術即讓電漿中的離子加速，撞擊原料靶材，將撞擊出的靶材原子澱積到對面的基片表面形成薄膜。濺射法與真空蒸發法相比有以下的特點：台階部分的被覆性好，可形成大面積的均質薄膜，形成的薄膜，可獲得和化合物靶材同一成分的薄膜，可獲得絕緣薄膜和高熔點材料的薄膜，形成的薄膜和下層材料具有良好的密接性能。因而，電極和布線用的鋁合金（Al-Si, Al-Si-Cu ）等都是利用濺射法形成的。最常用的濺射法在平行平板電極間接上高頻（13.56MHz ）電源，使氬氣（壓力為1Pa ）離子化，在靶材濺射出來的原子澱積到放到另一側電極上的基片上。為提高成膜速度，通常利用磁場來增加離子的密度， 這種裝置稱為磁控濺射裝置（magnetron sputter apparatus ），以高電壓將通入惰性氬體游離，再藉由陰極電場加速吸引帶正電的離子，撞擊在陰極處的靶材，將欲鍍物打出後沉積在基板上。一般均加磁場方式增加電子的游離路徑，可增加氣體的解離率，若靶材為金屬，則使用DC 電場即可，若為非金屬則因靶材表面累積正電荷，導致往後的正離子與之相斥而無法繼續吸引正離子，所以改為RF 電場（因場的振盪頻率變化太快，使正離子跟不上變化，而讓RF-in 的地方呈現陰極效應）即可解決問題。
光刻技術定出VIA 孔洞
沉積第二層金屬，並刻蝕出連線結構。然後，用PECVD 法氧化層和氮化矽保護層。
光刻和離子刻蝕
定出PAD 位置。
最後進行退火處理
以保證整個Chip 的完整和連線的連線性。
檢測系統
8寸晶圓顯微鏡檢測系統通過機械手將晶圓從片盒取出放在真空吸附托盤上，通過滑鼠或操作按鍵改變晶圓的轉向以初步檢查。顯微鏡平台可進行精密檢測，能夠觀察晶圓微觀的顆粒，劃傷，污染等情況。這種機械手採用了直線型真空吸附結構，靈活可靠，顯微鏡平台能夠提供40-1000倍的觀察效果。它還可以提供多種靈活多變的晶圓檢測模式，包含以下檢測內容：晶圓ID、晶圓notch的方向、晶圓鏇轉角度及速度、晶圓微觀的晶格等，並能夠實現連續監控。
與摩爾定律
摩爾定律的起源
在計算機領域有一個人所共知的“摩爾定律”，它是英特爾公司創始人之一戈登·摩爾(Gordon Moore)於1965年在總結存儲器晶片的增長規律時(據說當時在準備一個講演)所使用的一份手稿。
“摩爾定律”通常是引用那些訊息靈通人士的話來說就是：“在每一平方英寸矽晶圓上的電晶體數量每個12月番一番。”摩爾發表那篇論文的本意是為了探討如何合理縮減積體電路電晶體體尺寸、降低製造成本的方法。更重要的是，他知道這種尺寸上的縮小將帶來重要的意義：未來的積體電路將會更便宜、功能更多，可集成電晶體數量越多，從而使電子產品日趨廉價化、普及化，並終將對人類的生活、工作產生巨大影響。
在摩爾定律中提到減少成本是積體電路最大的吸引力之一，並且隨著技術發展，集成化程度越高，低成本的優點更為明顯。對於簡單的電路來說，每個部件的費用與電路中所含電晶體的數量成反比關係。但同時，隨著集成度的提高，電路複雜性也隨之提高，由此帶來的製造成本也將提高。當然，應該注意到摩爾的原作僅僅只有4頁紙的篇幅，而現在的文章篇幅卻長多了。這是因為我們所說的“摩爾定律”這一個名稱其實並不是十分嚴謹，因為它其實並非科學或自然界的一個定律，而至多也僅僅是一個規律，用來描述由於不斷改進的半導體生產工藝所帶來的一個指數級增長的獨特發展規律。
那么摩爾所提到的“最小元件成本的複雜性”究竟指什麼呢？製造缺陷、製造成本與集成度之間又存在什麼樣的關係？讓我們按照作者的本意來改寫一下我們所熟知的“電晶體倍增定律”：使換算後每個電晶體製造成本達到最低的積體電路晶片所含的電晶體個數每年將倍增。
經過這樣改寫的摩爾定律，或許就更加地貼近摩爾先生的本意了。但是僅憑這樣的一句話，仍然很難準確地表達增加集成度所帶來的每元件成本下降與積體電路製造成本間的互動關係，因此，在下面，我們將詳細地舉例說明，以便大家更透徹地了解摩爾定律的本質。
摩爾定律與矽晶片的經濟生產規模
大多數讀者都已經知道每個晶片都是從矽晶圓中切割得來，因此將從晶片的生產過程開始討論。
通過使用化學、電路光刻製版技術，將電晶體蝕刻到矽晶圓之上，一旦蝕刻完成，單個的晶片被一塊塊地從晶圓上切割下來。
在矽晶圓中，有些的地方會存在一定缺陷，或是在矽晶圓被蝕刻入的電晶體起不了任何作用，這一切是由於製造技術限制而造成的，任何一個存在上面問題的晶片將因不能正常工作而被報廢。如一塊矽晶圓中蝕刻了16個電晶體，但其中4個電晶體存在缺陷，因此我們就不得不把16個晶片中的4個報廢掉(即占這塊矽晶圓的1/4 )。如果這塊矽晶圓代表我們生產過程中生產的所有矽晶圓，這意味著我們廢品率就是1/4，這種情況將導致製造成本的上升。
在無法對現在的製造進程進行實質性改進的情況下，我們有兩個方法來降低電晶體報廢率從而增加當前75%的良品率。其一就是改進我們的生產製程、最佳化加工過程，降低每塊矽晶圓上的晶圓壞點密度。不過在我們討論如何減少壞點密度之前，我認為應該花一點時間來讓大家了解一下半導體的2個基本生產參數—矽晶圓尺寸和蝕刻尺寸。
當一個半導體製造者建造一個新晶片生產工廠時，你將通常看到它在使用相關資料上使用這2個數字：矽晶圓尺寸和特性尺寸。矽晶圓尺寸是在半導體生產過程中矽晶圓使用的直徑值。總的來說，一套特定的矽晶圓生產設備所能生產的矽晶圓尺寸是固定，因為對原設備進行改造來生產新尺寸的矽晶圓而花費資金是相當驚人的，這些費用幾乎可以建造一個新的生產工廠。這樣我們就無法隨心所欲地增大晶圓尺寸。
你可能這樣想像，矽晶圓尺寸越大越好，這樣每塊晶圓能生產更多的晶片。然而，矽晶圓有一個特性來限制製造商隨意增加矽晶圓的尺寸，那就是在晶圓生產過程中，離晶圓中心越遠就越容易出現壞點。因此從矽晶圓中心向外擴展，壞點數是呈上升趨勢。半導體生產商們也總是致力於在儘量大的晶圓上控制壞點的數量，比如8086 CPU製造時最初所使用的晶圓尺寸是50mm，而現在英特爾已經開始使用300mm尺寸矽晶圓生產工廠生產新一代處理器。
至於蝕刻尺寸是製造設備在一個矽晶圓上所能蝕刻的一個最小尺寸。因此當你聽見P4採用0.13微米製程時，這意味意指Pentium 4的電晶體尺寸最小可以做成0.13微米那么大，就是說這個加工廠在晶圓上所能蝕刻的最小電晶體尺寸是0.13微米。你將通常看見“蝕刻尺寸”和“電晶體尺寸”這兩個術語是可以交換使用的，因為在一志積體電路上的最重要的特性就是電晶體。
8086有3u蝕刻尺寸，Pentium的蝕刻尺寸是0.8u，並且Pentium 4的蝕刻尺寸當前是0.13u，而目前英特爾的正在建造的矽晶圓廠能蝕刻0.09u的蝕刻尺寸。像矽晶圓尺寸一樣，蝕刻尺寸也是被固定的，所有的矽晶圓製造廠都是按某幾個特定的蝕刻尺寸來生產晶片。
