Latch up 的定義
Latch up 是指cmos晶片中, 在電源power VDD和地線
GND(VSS)之間由於寄生的PNP和NPN雙極性BJT相互
影響而產生的一低阻抗通路, 它的存在會使VDD和
latch up GND之間產生大電流 隨著IC製造工藝的發展, 封裝密度和集成度越來越高,
產生Latch up的可能性會越來越大
Latch up 產生的過度電流量可能會使晶片產生永久性的
破壞, Latch up 的防範是IC Layout 的最重要措施之一
Latch up 的原理圖分析
Latch up 的原理分析Q1為一垂直式PNP BJT, 基極(base)是nwell, 基極到
集電極(collector)的增益可達數百倍；Q2是一側面式的
NPN BJT，基極為P substrate，到集電極的增益可達數
十倍；Rwell是nwell的寄生電阻；Rsub是substrate電
阻。
以上四元件構成可控矽（SCR）電路，當無外界乾
擾未引起觸發時，兩個BJT處於截止狀態，集電極電流
是C-B的反向漏電流構成，電流增益非常小，此時
Latch up不會產生。當其中一個BJT的集電極電流受外
部干擾突然增加到一定值時，會反饋至另一個BJT，從
而使兩個BJT因觸發而導通，VDD至GND（VSS）間
形成低抗通路，Latch up由此而產生。
CMOS電路中閂鎖，必須滿足以下幾個條件
(1) 電路要能進行開關轉換,其相關的PNPN結構的迴路增益必須大於1
即 βnpn*βpnp >1，在最近的研究中,把閂鎖產生的條件用寄生雙極電晶體的有效注入效率和小信號電流增益來表達。即
(2) 必須存在一種偏置條件，使兩隻雙極型電晶體導通的時間足夠長，以使
通過阻塞結的電流能達到定義的開關轉換電流的水平。一般來說，雙極管的導通都是由流過一個或兩個發射極/基極旁路電阻的外部激發電流所引起的。
(3) 偏置電源和有關的電路，必須能夠提供至少等於PNPN結構脫離阻塞態
所需開關轉換電流和必須能提供至少等於使其達到閂鎖態的保持電流。
閂鎖的觸發方式
(1) 輸入或輸出節點的上沖或下沖的觸發，使第一個雙極型電晶體導通，然
後再使第二個雙極型電晶體導通。當流入寄生PNPN結構的總電流達到開關轉換電流時，閂鎖就發生。
(2) 當流過阱-襯底結的雪崩電流，光電流及位移電流，，同時通過兩個旁路
電阻RW，RS時，旁路電阻較大的電晶體先導通。然而要使閂鎖發生，第二個雙極型電晶體必須導通。同時通過PNPN結構的總電流必須達到開關轉換電流。
(3) 當出現穿通,場穿通時，低阻通路一般發生在電源和地線之間，或者發
生在電源和襯底發生器之間。在源-漏發生雪崩擊穿的情況下，低阻通路發生在電源和信號線之間，或者發生在信號線和襯底發生器之間。這些來源於穿通，場穿通或漏結雪崩的電流，一旦PNPN結構的電流達到用取消被激發電晶體旁路電阻形成的三極體結構計算的開關轉換電流時，至少會發生瞬時閂鎖，若總電流也能達到四極管結構開關轉換電流，即閂鎖將維持下去。
閂鎖的防止技術
體矽CMOS中的閂鎖效應起因於寄生NPN和PNP雙極電晶體形成的PNPN
結構，若能使兩隻電晶體的小信號電流增益之和小於1，閂鎖就可防止。一是將雙極型電晶體的特性破壞掉，即通過改進CMOS製造工藝，用減少載流子運輸或注入的方法來達到破壞雙極型電晶體作用的目的，例如，摻金，中子輻射形成基區阻礙電場以及形成肖特基源/漏勢壘等。二是將兩個雙極型電晶體間的耦合去掉，即防止一隻雙極管導通另一隻雙極管，這可通過版圖設計和工藝技術來實現。版圖設計去耦技術包括：
版圖級抗閂鎖措施：
(1) 加粗電源線和地線,合理布局電源接觸孔,減小橫向電流密度和串聯電阻.
採用接襯底的環形VDD電源線,並儘可能將襯底背面接VDD.增加電源VDD和VSS接觸孔,並加大接觸面積.對每一個接VDD的孔都要在相鄰的阱中配以對應的VSS接觸孔,以便增加並行的電流通路.儘量使VDD和VSS的接觸孔的長邊相互平行.接VDD的孔儘可能安排得離阱遠些.接VSS的孔儘可能安排在p阱的所有邊上.
(2) 加多子保護環或少子保護環。其中多子保護環主要可以減少RS和RW；
少子環可以預先收集少子，減小橫向三極體的β值，從而到達減小閂鎖效應的目的。
工藝級抗閂鎖措施
(1) 降低少數載流子的壽命可以減少寄生雙極型電晶體的電流增益，一般使
用金摻雜或中子輻射技術，但此方法不易控制且也會導致漏電流的增加。
(2) 倒轉阱技術，可以減小寄生三極體的阱電阻，防止寄生三極體EB結導
通。
倒轉阱如下圖所示
(3) 另一種減少閂鎖效應的方法，是將器件製作於重摻雜襯底上的低摻雜外
延層中。重摻雜襯底提供一個收集電流的高傳導路徑，降低了RS，若在阱中加入重摻雜的p+埋層(或倒轉阱)，又可降低RW。實驗證明,此方法製造的CMOS電路有很高的抗閂鎖能力。
(4) 閂鎖亦可通過溝槽隔離結構來加以避開。在此技術中，利用非等向反應
離子濺射刻蝕，刻蝕出一個比阱還要深的隔離溝槽。接著在溝槽的底部和側壁上生長一熱氧化層，然後澱積多晶矽或二氧化矽，以將溝槽填滿。因為n溝道與p溝道MOSFET被溝槽所隔開，所以此種方法可以消除閂鎖。
以上措施都是對傳統CMOS工藝技術的改造，更先進的工藝技術如SOI(Silicon on Insulator)等能從根本上來消除閂鎖產生，但工藝技術相對來講要複雜一些。
電路套用級抗閂鎖措施
(1) 要特別注意電源跳動。防止電感元件的反向感應電動勢或電網噪聲竄入CMOS電路，引起CMOS電路瞬時擊穿而觸發閂鎖效應.因此在電源線較長的地方,要注意電源退耦，此外還要注意對電火花箝位。
(2) 防止寄生電晶體的EB結正偏。輸入信號不得超過電源電壓，如果超過這個範圍，應加限流電阻。因為輸入信號一旦超過電源電壓,就可能使EB結正偏而使電路發生閂鎖。輸出端不宜接大電容,一般應小於0.01uF.
(3) 電流限制。CMOS的功耗很低,所以在設計CMOS系統的電源時，系統實際需要多少電流就供給它多少電流，電源的輸出電流能力不要太大。從寄生可控矽的擊穿特性中可以看出，如果電源電流小於可控矽的維持電流，那么即使寄生可控矽有觸發的機會，也不能維持閂鎖，可通過加限流電阻來達到抑制閂鎖的目的。
綜上所述,CMOS電路具有其它電路無法比擬的低功耗的優點，是在ULSI領域最有前途的電路結構。但傳統CMOS電路的工藝技術會產生與生俱來的閂鎖效應(當然必須滿足閂鎖形成的三個條件)，從而限制了它的套用。一般可以從版圖設計，工藝過程及電路套用等方面採取各種技術措施，儘可能地避免，降低或消除閂鎖的形成，從而為CMOS電路的廣泛套用奠定基礎。
版圖設計時，要儘量降低電路密度，襯底和阱的串聯電阻，偽收集極的引入，可以切斷形成閂鎖的迴路。設計工藝時，可以採用適量的金摻雜，深阱，高能離子注入形成倒轉阱，低阻外延技術等來降低寄生電晶體的電流增益和串聯電阻；溝槽隔離基本上可以完全切斷形成閂鎖的迴路；更先進的SOI技術可以完全消除閂鎖的形成。電路套用時,要儘量避免噪聲的引入，附加限流電阻等措施。
防止閂鎖效應方法的發展
摻金，中子輻照（會增加泄漏電流和影響成品率）——》介質隔離（增加成本）——》最佳化版圖措施（多子或少子保護環，電源與地線布線技術）——》重摻雜襯底外延加重摻雜掩埋層技術
