數字積體電路設計[中國科學技術大學出版社出版書籍]

《數字積體電路設計》是2013年中國科學技術大學出版社出版的圖書，作者是金西。

圖書詳細信息:

ISBN:978-7-312-03298-1
估價：56.00元
版本:1
裝幀:平裝
預計出版年月：201308
叢書名稱：中國科學技術大學精品教材

內容簡介

本書主要介紹了數字積體電路的設計理論與技術，內容包括：數字積體電路的發展趨勢、數字積體電路的設計流程、VHDL和Verilog的數字積體電路描述、數字積體電路前端設計、可程式的數字積體電路測試平台、數字積體電路後端設計、數字積體電路的可靠性設計。本書既來源於工程實際又結合了多年的教學實踐，書中數字積體電路的設計以CPU核等作為實例講解，板級系統設計基於Xilinx Vx系列FPGA開發板進行，與數字積體電路有關的設計規範和驗收標準、庫單元設計、硬體測試環境的建立等以業界標準來組織設計實例和教學內容。同時，作者結合了諸如科學院先導專項中晶片設計及其在航天工程中的套用等積累多年的項目經驗來編寫本書，本著理實交融、學以致用的原則，向從事數字積體電路設計的相關人員提供設計方法與實例。

目錄

前言(Ⅲ)

第1章積體電路發展與數字積體電路概論(1)

1.1積體電路的回顧(1)

1.1.1數字積體電路溯源(1)

1.1.2電子設計發展階段(8)

1.1.3計算機在積體電路設計發展階段的作用(11)

1.1.4人才、工具和庫(11)

1.2納米時代的數字積體電路設計策略(13)

1.2.1數字積體電路設計的要求(14)

1.2.2核高基助力積體電路晶片設計(15)

1.2.3設計自動化(17)

1.3數字積體電路的設計方法(19)

1.3.1自頂向下設計流程(19)

1.3.2自底向上設計流程(20)

1.3.3正向設計和逆向設計(20)

1.3.4著名公司推薦的設計流程(21)

1.4數字積體電路設計的學習方法(22)

1.4.1選用合適的EDA工具(22)

1.4.2了解和適應積體電路設計產業(23)

1.5數字積體電路設計的項目管理(26)

1.5.1可靠性設計(26)

1.5.2代碼版本管理SVN(29)

1.5.3代碼質量nLint(29)

第2章數字積體電路設計基礎(30)

2.1數字積體電路的基本電路(30)

2.1.1數字積體電路分類與特點(31)

2.1.2各類數字積體電路的性能指標(33)

2.1.3CMOS基本門電路的分類與擴展(35)

2.2典型的組合邏輯電路設計(38)

2.2.1實現不帶“非”的組合邏輯(38)

2.2.2半加器和同或電路設計(39)

2.2.3加法器電路設計(41)

2.2.4算術邏輯運算模組(43)

2.2.5解碼器和編碼器(43)

2.2.6傳輸門邏輯電路(44)

2.2.7多路選擇器(45)

2.3典型的時序邏輯電路(47)

2.3.1時序邏輯電路基礎(47)

2.3.2雙穩態電路(48)

2.3.3CMOS觸發器(49)

2.3.4同步時序電路和異步時序電路(51)

2.3.5預充求值的動態CMOS電路(51)

2.3.6多米諾CMOS電路(53)

2.3.7時鐘CMOS電路(55)

2.4微處理器的設計(56)

2.4.1微處理器設計與專用積體電路設計(56)

2.4.2微處理器設計的發展(57)

2.4.3簡單微處理器的設計(59)

2.4.4系統級的微處理器設計方法(60)

2.4.5可配置處理器對設計方法學的新要求(62)

第3章硬體描述語言VHDL(63)

3.1VHDL簡介(63)

3.1.1VHDL的特點(64)

3.1.2VHDL的新發展(65)

3.2VHDL程式的基本結構(65)

3.2.1VHDL程式的基本單元與構成(65)

3.2.2包、配置和庫(71)

3.2.3微處理器的設計實例(76)

3.3VHDL的基本數據類型和操作符(79)

3.3.1數的類型和數的字面值(79)

3.3.2對象和分類(80)

3.3.3數據類型(81)

3.3.4運算操作符(84)

3.4VHDL結構體的描述方式(85)

3.4.1順序描述語句(86)

3.4.2並發描述語句(89)

3.5Active_VHDL上機準備(92)

3.5.1Active_VHDL的安裝與啟動(92)

3.5.2EditPlus安裝使用(93)

3.5.3熟悉Active_VHDL的集成環境(93)

3.5.4Active_VHDL自帶範例的調試流程(94)

3.5.5VHDL激勵信號(95)

3.5.6Active_VHDL中測試基準自動生成流程(95)

3.5.7半加器的波形分析(97)

3.6基本邏輯電路的VHDL實現(98)

3.6.1組合邏輯電路設計(99)

3.6.2時序邏輯電路設計(103)

3.7Active_VHDL上機實踐(110)

3.7.1VHDL數字電路的文本描述、編譯與仿真上機實驗(110)

3.7.2交通燈控制器(111)

3.7.3基於CPLD實現交通燈控制器(120)

3.8交通燈控制器開發實例(136)

3.8.1設計規範和步驟(136)

3.8.2設計描述(137)

3.8.3VHDL描述(138)

3.8.4驗證方案(145)

3.8.5把TLC和TLC_Test配置在一起(146)

3.8.6預定義數據類型BIT(148)

3.8.7用新的數據類型改寫成TLC的電路描述(149)

3.8.8其他綜合調試工作(150)

第4章硬體描述語言Verilog HDL(152)

4.1Verilog HDL和VHDL的比較(152)

4.2Verilog HDL簡介(153)

4.2.1Verilog HDL的特點(153)

4.2.2Verilog HDL模組組成單元(154)

4.2.3Verilog2001標準加入的內容(156)

4.3Verilog HDL的詞法(162)

4.3.1空白符和注釋(162)

4.3.2常數(162)

4.3.3字元串(163)

4.3.4關鍵字(164)

4.3.5標識符(164)

4.3.6操作符(165)

4.3.7數據類型(171)

4.4Verilog HDL的語句(174)

4.4.1聲明類語句(174)

4.4.2賦值語句(179)

4.4.3條件語句(181)

4.4.4循環語句(184)

4.4.5語句的順序執行與並行執行(184)

4.5不同抽象級別的Verilog HDL模型(184)

4.5.1Verilog HDL的門級描述(185)

4.5.2Verilog HDL的行為級描述(185)

4.5.3用結構描述實現更大的電路系統(187)

4.6浮點處理單元的Verilog HDL設計(190)

4.6.1浮點處理單元簡介(190)

4.6.2功能模組的分析(193)

4.6.3FPU內部四級流水線的實現(197)

第5章數字積體電路的前端設計(206)

5.1高層次建模(206)

5.1.1SystemC簡介(206)

5.1.2晶片快速成型實現流程(210)

5.1.3RSA運算的SystemC實現(211)

5.1.464位MIPS流水線系統級建模(214)

5.2前端設計常用軟體介紹(223)

5.2.1工具軟體版本配套問題(223)

5.2.2事務級模型TLM(224)

5.2.3Quartus Ⅱ(227)

5.2.4ModelSim(229)

5.2.5Synplify(230)

5.2.6MATLAB、Debussy與ModelSim協同仿真(230)

5.38位RISC微處理器的前端設計(231)

5.3.18位RISC微處理器(231)

5.3.28位RISC微處理器的結構(232)

5.3.38位RISC微處理器的前端設計(243)

5.4VFPA及其暫存器的前端設計(258)

5.4.1VFPA設計及驗證(258)

5.4.2暫存器詳細設計(265)

5.4.3暫存器堆(274)

5.5ALU的前端設計(284)

5.5.1ALU簡介(284)

5.5.2ALU內部模組(286)

5.5.3ALU接口信號(286)

5.5.4ALU指令列表(287)

5.5.5ALU的實現(288)

第6章數字積體電路的FPGA設計(294)

6.1FPGA簡介(294)

6.1.1面向20nm的FPGA(294)

6.1.2FPGA和ASIC設計的區別(295)

6.1.3FPGA與CPLD的區別(297)

6.2PCB板級系統項目分析(297)

6.2.1印刷電路板簡介(297)

6.2.2PCB設計軟體Protel(300)

6.2.3PCB的項目管理(301)

6.2.4高速PCB設計規則(303)

6.3入門級開發板的設計實例(305)

6.3.1MAX7000S開發板的設計(306)

6.3.2下載和配置方式(318)

6.3.3X2S200開發板的設計簡介(324)

6.3.4EP3C16E144開發板設計(325)

6.4Virtex開發板的設計(335)

6.4.1Virtex FPGA開發板簡介(335)

6.4.2Virtex開發板調試流程(341)

6.5Virtex6雙子星開發板的設計(346)

6.5.1雙子星PCB級的設計(347)

6.5.2PCB的信號完整性考慮(354)

6.5.3互聯接口的設計(359)

6.5.4雙子星布線及算法(362)

第7章數字積體電路的後端設計(367)

7.1自底向上的後端設計流程(367)

7.1.1常用的數字積體電路後端設計流程(367)

7.1.2數字積體電路後端設計的內容(369)

7.2庫器件仿真與建庫(371)

7.2.1建庫及庫信息(371)

7.2.2CMOS基本器件設計(380)

7.2.3電路仿真(391)

7.3版圖設計基礎(400)

7.3.1版圖設計方法簡介(401)

7.3.2版圖設計規則(403)

7.4版圖生成、驗證(408)

7.4.1DataPath設計(408)

7.4.2版圖輸入流程(414)

7.4.3MUX2的版圖編輯步驟(416)

7.4.4Diva流程(423)

7.4.5Dracula流程(424)

7.4.6參數提取反標(427)

7.4.7門級時序分析(427)

7.4.8電晶體級時序分析(432)

7.5Tanner Research Tools組成與功能(432)

7.5.1安裝並熟悉Ledit pro(433)

7.5.2安裝DOS版Ledit 5.0(433)

7.5.3版圖編輯實踐(433)

7.5.4讀CMOSLIB.TDB的方法(434)

7.5.5Ledit模組介紹(435)

7.5.6Ledit主選單使用導引(435)

7.5.7DRC檔案實例(436)

第8章數字積體電路的可靠性設計(439)

8.1可靠性設計的要求(439)

8.1.1可靠性簡介(439)

8.1.2可靠性設計原則及實施規範(441)

8.1.3數字積體電路的可靠性指標(443)

8.1.4數字積體電路可靠性設計的基本內容(444)

8.1.5可靠性設計技術(445)

8.1.6降額標準(451)

8.1.7信號完整性(451)

8.2空間輻照環境下的FPGA可靠性設計技術(452)

8.2.1單粒子效應(452)

8.2.2Xilinx的三模冗餘(454)

8.2.3抗輻射加固SRAM設計(454)

8.3測試向量的生成(455)

8.3.1測試的基本概念(455)

8.3.2故障仿真(458)

8.3.3測試生成的過程(459)

8.3.4測試流程(460)

8.4可測試性設計(461)

8.4.1可測試性設計初步(461)

8.4.2可測試性設計與結構測試(465)

8.4.3軟硬體系統可測試性設計(468)

8.4.4包含嵌入式模組的可測試性設計(472)

8.5數字積體電路的測試與物理仿真(474)

8.5.1物理仿真的方法(474)

8.5.2晶片的FPGA物理仿真方法(476)

8.5.3混合的物理仿真(476)

附錄(480)

附錄1Synopsys推薦設計流程(480)

附錄2VHDL上機作業模板(481)

附錄3可靠性設計分析流程示例(482)

參考文獻(483)