圖書信息
出版社: 電子工業出版社; 第1版 (2010年7月1日)
叢書名: 國外電子與通信教材系列
平裝: 318頁
正文語種: 簡體中文
開本: 16
ISBN: 7121109913, 9787121109911
條形碼: 9787121109911
產品尺寸及重量: 25.6 x 18.2 x 1.8 cm ; 739 g
內容簡介
《Verilog數字VLSI設計教程》分成多個課程段，講授數字IC設計中常用技能與技術、工程設計中通常遇到的具體設計調試方法。其中包括數字IC設計流程中會遇到的諸多典型實例（計數器類型與結構、數據存儲與Verilog陣列、狀態機、FIFO等）以及典型問題（上升-下降延遲、串並轉換、時序檢查等），尤其是IC設計中PLL設計套用、時序仿真中的延遲反標註、DFT、設計驗證等IC工程設計中的實用技術。通過給出設計實例，講解此類問題的解決方案。《Verilog數字VLSI設計教程》重在提高工程實踐能力，讀者對象為有一定硬體設計經驗和數字電路基礎的工程師以及掌握Verilog基本語法和數字設計基礎知識的本科生。該書給出多個各自獨立的單元，分別針對某個具體設計實例或設計中需要解決的問題展開詳細討論。自學的讀者可以根據工作或學習的實際需要重點學習某些單元。作為培訓教程，培訓師可根據客戶需求從眾多練習中精選一部分開設專題講座。
目錄
第0章 概述
第1章 Verilog入門
第2章 Verilog基礎知識1
第3章 Verilog基礎知識2
第4章 鎖相環和串列/解串器入門
第5章 存儲與數組
第6章 計數器
第7章 強度和競爭
第8章 狀態機和FIFO
第9章 事件
第10章 內建器件
第11章 順序控制和並發
第12章 層次和generate
第13章 函式、任務和串並轉換
第14章 UDP和開關級模型
第15章 參數和層次
第16章 配置和時序
第17章 時序檢查和斷言
第18章 解串器和升級PLL
第19章 升級解串器
第20章 完成串列/解串器
第21章 可測性設計和全雙工串列/解串器
第22章 SDF
第23章 Verilog語言總結
第24章 深亞微米的問題及其驗證
