VHDL的英文全名是Very-High- speed Integrated Circuit HardwareDescription Language,誕生於1982年。1987年底，VHDL被IEEE和美國國防部確認為標準硬體描述語言 。自IEEE公布了VHDL的標準版本，IEEE-1076（簡稱87版)之後，各EDA公司相繼推出了自己的VHDL設計環境，或宣布自己的設計工具可以和VHDL接口。此後VHDL在電子設計領域得到了廣泛的接受，並逐步取代了原有的非標準的硬體描述語言。1993年，IEEE對VHDL進行了修訂，從更高的抽象層次和系統描述能力上擴展VHDL的內容，公布了新版本的VHDL，即IEEE標準的1076-1993版本，（簡稱93版）。現在，VHDL和Verilog作為IEEE的工業標準硬體描述語言，又得到眾多EDA公司的支持，在電子工程領域，已成為事實上的通用硬體描述語言。有專家認為，在新的世紀中，VHDL於Verilog語言將承擔起大部分的數字系統設計任務。
VHDL主要用於描述數字系統的結構，行為，功能和接口。除了含有許多具有硬體特徵的語句外，VHDL的語言形式和描述風格與句法是十分類似於一般的計算機高級語言。VHDL的程式結構特點是將一項工程設計，或稱設計實體（可以是一個元件，一個電路模組或一個系統）分成外部（或稱可是部分,及連線埠)和內部（或稱不可視部分），既涉及實體的內部功能和算法完成部分。在對一個設計實體定義了外部界面後，一旦其內部開發完成後，其他的設計就可以直接調用這個實體。這種將設計實體分成內外部分的概念是VHDL系統設計的基本點。
VHDL語言
VHDL的英文全寫是：VHSIC（Very High speed Integrated Circuit）Hardware Descriptiong Language.翻譯成中文就是超高速積體電路硬體描述語言。因此它的套用主要是套用在數字電路的設計中。目前，它在中國的套用多數是用在FPGA/CPLD/EPLD的設計中。當然在一些實力較為雄厚的單位，它也被用來設計ASIC。 關於用VHDL和原理圖輸入進行CPLD/FPGA設計的粗略比較：在設計中，如果採用原理圖輸入的設計方式是比較直觀的。你要設計的是什麼，你就直接從庫中調出來用就行了。這樣比較符合人們的習慣。但是這樣做需要設計人員要在兩方面有較高的素質：(1)對電路的知識要比較豐富； (2).對CPLD/FPGA的結構比較熟悉。
有了這兩個條件才能在設計的過程中選用適當的器件從而提高設計的可靠性、提高器件的利用率及縮短設計的周期。但是有一個重大的問題是在於，如果你的產品有所改動，需要採用另外的CPLD/FPGA時，你將需要重新輸入原理圖。
但是當你採用VHDL等高級語言來設計時這些問題都會得到較好的解決。由於在使用VHDL等高級語言時，有專用的工具來實現將語言描述的電路功能轉換為實際的電路所以你就用不著對底層的電路很熟悉，也用不著對CPLD/FPGA的結構很熟悉（因為有專用的工具針對你的描述採用相應的器件喔）。當你要換器件時，你只需要將原來設計好的VDHL檔案在新器件的設計工具中再次實現就行了。
用高級語言設計電路的流程: 1.使用文本編輯器輸入設計源檔案(你可以使用任何一種文本編輯器。但是，為了提高輸入的效率，你可以用某些專用的編輯器，如：Hdl Editor，Tubor Writer或者一些EDA工具軟體集成的HDL編輯器)。
2.使用編譯工具編譯源檔案。HDL的編譯器有很多，ACTIVE公司，MODELSIM公司，SY LICITY公司，SYNO YS公司，VERIBEST公司等都有自己的編譯器。
3.(可選步驟）功能仿真。對於某些人而言，仿真這一步似乎是可有可無的。但是對於一個可靠的設計而言，任何設計最好都進行仿真，以保證設計的可靠性。另外，對於作為一個獨立的設計項目而言，仿真檔案的提供足可以證明你設計的完整性。
4.綜合。綜合的目的是在於將設計的源檔案由語言轉換為實際的電路，這一部的最終目的是生成門電路級的網表（Netlist）。
5.布局、布線。這一步的目的是生成用於燒寫（編程Programming）的編程檔案。在這一步，將用到第4步生成的網表並根據CPLD/FPG廠商的器件容量，結構等進行布局、布線。這就好像在設計PCB時的布局布線一樣。先將各個設計中的門根據網表的內容和器件的結構放在器件的特定部位。然後，在根據網表中提供的各門的連線，把各個門的輸入輸出連線起來。最後，生成一個供編程的檔案。這一步同時還會加一些時序信息到你的設計項目中去，以便與你做後仿真。
6.後仿真。這一步主要是為了確定你的設計在經過布局布線之後，是不是還滿足你的設計要求。
7.燒寫器件（編程）。
