原理
在上拉電阻所連線的導線上，如果外部組件未啟用，上拉電阻則“微弱地”將輸入電壓信號“拉高”。當外部組件未連線時，對輸入端來說，外部“看上去”就是高阻抗的。這時，通過上拉電阻可以將輸入連線埠處的電壓拉高到高電平。如果外部組件啟用，它將取消上拉電阻所設定的高電平。通過這樣，上拉電阻可以使引腳即使在未連線外部組件的時候也能保持確定的邏輯電平。作用
1、當TTL電路驅動CMOS電路時，如果電路輸出的高電平低於CMOS電路的最低高電平（一般為3.5V），這時就需要在TTL的輸出端接上拉電阻，以提高輸出高電平的值。2、OC門電路必須使用上拉電阻，以提高輸出的高電平值。
3、為增強輸出引腳的驅動能力，有的單片機管腳上也常使用上拉電阻。
4、在CMOS晶片上，為了防止靜電造成損壞，不用的管腳不能懸空，一般接上拉電阻以降低輸入阻抗，提供泄荷通路。
5、晶片的管腳加上拉電阻來提高輸出電平，從而提高晶片輸入信號的噪聲容限，增強抗干擾能力。
6、提高匯流排的抗電磁干擾能力，管腳懸空就比較容易接受外界的電磁干擾。
7、長線傳輸中電阻不匹配容易引起反射波干擾，加上、下拉電阻是電阻匹配，有效的抑制反射波干擾。
缺點
上拉電阻的缺點是當電流流經時其將消耗額外的能量，並且可能會引起輸出電平的延遲。某些邏輯晶片對於經過上拉電阻引入的電源供應瞬間狀態較為敏感，這樣就迫使為上拉電阻配置獨立的、帶有濾波的電壓源。概念
就是從電源高電平引出的電阻接到輸出端。1、如果電平用OC(集電極開路，TTL)或OD(漏極開路，CMOS)輸出，那么不用上拉電阻是不能工作的，這個很容易理解，管子沒有電源就不能輸出高電平了。
2、如果輸出電流比較大，輸出的電平就會降低（電路中已經有了一個上拉電阻，但是電阻太大，壓降太高），就可以用上拉電阻提供電流分量，把電平“拉高”。（就是並一個電阻在IC內部的上拉電阻上，這時總電阻減小，總電流增大）。當然管子按需要工作線上性範圍的上拉電阻不能太小。當然也會用這個方式來實現門電路電平的匹配。
注意事項
需要注意的是，上拉電阻太大會引起輸出電平的延遲。（RC延時）一般CMOS門電路輸出不能給它懸空，都是接上拉電阻設定成高電平。下拉電阻：和上拉電阻的原理差不多，只是拉到GND去而已。那樣電平就會被拉低。下拉電阻一般用於設定低電平或者是阻抗匹配(抗回波干擾)。上拉電阻阻值的選擇原則包括:
1、從節約功耗及晶片的灌電流能力考慮應當足夠大；電阻大，電流小。
2、從確保足夠的驅動電流考慮應當足夠小；電阻小，電流大。
3、對於高速電路，過大的上拉電阻可能邊沿變平緩。
綜合考慮以上三點,通常在1k到10k之間選取。對下拉電阻也有類似道理。
