部分可重配置的概念
部分重配置Partial Reconfiguration（PR）是一種動態修改邏輯模組的技術，通過在不妨礙其它邏輯運行的同時下載部分比特位檔案來實現。部分重配置允許設計者在系統運行過程中修改功能，而無需全面重新配置和重新建立連線，極大地提高了 FPGA 的靈活性。
數字中頻、視頻、匯流排連線或者其它重要的功能可以保持既定的設計，與此同時，其他的功能可以按要求重新載入。通過利用 ISE 設計套件的部分重配置設計流程，FPGA 設計者將擁有一個強大的解決方案用以：
1通過分時功能減少了 FPGA 的尺寸和數量（即成本） ；
2.通過按需載入功能降低了動態功耗；
3.通過時分多路復用設計功能提高解決方案的靈活性 。
部分可重配置的意義
部分可重配置通過下載部分比特位檔案來動態修改邏輯模組，同時保持邏輯繼續運營，不中斷。Xilinx 的部分可重配置技術使設計人員能夠即時對功能進行修改，不僅可消除需要全面再配置並進而重建連線的麻煩，同時還能顯著提高 FPGA 的靈活性。使用部分重配置可以讓設計人員採用更少或更小的器件，從而降低功耗並提高系統的可升級性。 隨時按需載入功能，更有效利用晶片。
部分重配置軟體
Xilinx公司的ISE® 12 中推出的現有軟體方法代表了部分重配置技術的新時代。 這款能夠在不影響其它器件運行的前提下對 Xilinx FPGA 的部分功能進行重配置的軟體工具已被完全重新設計。為進一步擴大現有支持範圍，繼 Virtex-4、Virtex-5、 Virtex-6、Virtex-7 T 和 KINTEX™-7 器件之後，最新版本的 ISE 13.4 已開始支持 Artix™-7 和 Virtex®-7 XT 器件。 該當前解決方案通過利用分區這種成熟的特性，可以確保對預先生成的結果進行準確保存。PlanAhead 設計環境可用於管理設計裝配、約束、實現和驗證。
部分重配置流程
部分可重配置流程具有如下特性：
靈活的工作環境
支持 GUI 的 PlanAhead™
命令行支持現有的批處理檔案
支持黑箱，允許省略不完整的模組
用戶在控制
用戶決定何時實現、導入和導出
修改實現選項，而不會影響導入的分區
布局規劃可確定對哪些資源進行重配置
分區信息存儲在 ASCII（xml）檔案內
該軟體可處理低級的細節
工具可自動管理分區接口
設計規則檢查 (DRC) 可用於驗證設計結構和配置情況
套用標準時序收斂技術
主要技術優勢
通過時分多路復用設計功能提高了解決方案的靈活性
通過分時功能減少了 FPGA 的尺寸和數量（以及成本）
通過按需載入功能降低了動態功耗
主要軟體特性
利用功能強大的分區技術支持整個設計實現
允許完整設計約束輸入、時序分析和驗證
可支持 Virtex-4、Virtex-5、Virtex-6、Virtex-7 和 Kintex-7 FPGA 系列
