統一驗證方法學

統一驗證方法學(英語:Un Verification Graphics)同時提供支持的驗證方法學。

統一驗證方法學英語Universal Verification Methodology, UVM)是對積體電路設計的一種標準驗證方法學。它是由開放驗證方法學衍生而來。統一驗證方法學所使用的類庫為SystemVerilog帶來了更大程度的自動化。與之前的方法學不同,統一驗證方法學是首個由多個電子設計自動化公司(包括CadenceSynopsysMentor Graphics)同時提供支持的驗證方法學。

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