![系統晶片設計原理[2007年機械工業出版社出版圖書]](/img/b/f2c/nBnauM3X2AzNyADMzQDOyUTN1UTM1QDN5MjM5ADMwAjMwUzL0gzL3gzLt92YucmbvRWdo5Cd0FmLxE2LvoDc0RHa.jpg "系統晶片設計原理[2007年機械工業出版社出版圖書]")
簡介
書 名: 系統晶片設計原理
作 者：羅勝欽
出版社： 機械工業出版社
出版時間： 2007年10月
ISBN: 9787111218616
開本： 16開
定價: 42.00 元
內容簡介
《系統晶片設計原理》這本書為普通高等教育“十一五”國家級規劃教材。本書主要內容包括：積體電路工藝及版圖基礎，CMOS數字電路，硬體描述語言VHDL及數字系統的設計，系統集成晶片的體系結構，高密度可程式邏輯器件，可程式系統晶片(SOPC)，專用積體電路設計和可測試結構設計。全書語言流暢，循序漸進地討論了系統晶片各方面的內容。每章後附有習題，供課後練習。
系統晶片(System On a Chip，簡稱SOC)是微電子技術發展的一個新的里程碑。本書介紹在EDA工具的平台上，進行以系統級設計為核心的系統晶片的設計方法。本書從基本單元電路設計出發，以VHDL語言為基本設計手段，討論了各種典型的數字集成系統的設計，以及系統晶片實現的兩種基本途徑：半定製的高密度可程式邏輯器件(HDPLD)的實現和全定製的專用積體電路(ASIC)的實現。
本書可作為高等院校電子信息類高年級本科生與研究生的教材，也可作為相關領域工程技術人員的參考資料。
圖書目錄
序
前言
第1章緒論
1．1系統晶片是微電子技術發展的必然
1．2電子設計自動化技術和硬體描述語言
1．2．1電子設計自動化技術發展概述
1．2．2Top．Down設計方法
1．2．3硬體描述語言
第2章CMOS數字積體電路
2．1引言
2．2積體電路的主要生產工藝
2．2．1晶片準備
2．2．2製版
2．2．3光刻
2．2．4氧化
2．2．5澱積
2．2．6腐蝕
2．2．7擴散
2．2．8導體和電阻
2．3CMOS反相器及其版圖
2．3．1MOS電晶體及其版圖
2．3．2CMOS反相器的結構及其
版圖
2．4設計規則與工藝參數
2．4．1設計規則的內容與作用
2．4．2幾何規則
2．4．3電學規則
2．5CMOS數字電路的特徵
2．5．1標準邏輯電平
2．5．2邏輯扇出特性
2．5．3容性負載及其影響
2．5．4CMOS電路的噪聲容限
2．6CMOS邏輯門
2．6．1CMOS或非門
2．6．2CMOS與非門
2．6．3多輸入CMOS邏輯門
2．7NMOS傳輸電晶體與CMOS傳輸門
2．7．1NMOS傳輸電晶體
2．7．2CMOS傳輸門
習題
第3章硬體描述語言VHDL
3．1引言
3．2vHDL的基礎知識
3．2．1vHDL程式的結構
3．2．2VHDL．常用資源庫中的程式包
3．2．3VHDL的詞法單元
3．2．4數據對象和類型
3．2．5表達式與運算符
3．3VHDL結構體的描述方式
3．3．1結構體的行為描述
3．3．2結構體的RTL描述
3．3．3結構體的結構化描述
3．4結構體的子結構形式
3．4．1進程
3．4．2複雜結構體的多進程組織方法
3．4．3塊
3．4．4子程式
3．5順序語句和並發語句
3．5．1順序語句
3．5．2並發語句
3．6VHDL中的信號和信號處理
3．6．1信號的驅動源
3．6．2信號的延遲
3．6．3仿真周期和信號的8延遲
3．6．4信號的屬性函式
3．6．5帶屬性函式的信號
3．7VHDL的其他語句
3．7．1ATTRIBUTE描述與定義語句
3．7．2ASSERT語句
3．7．3TEXTIO
3．8多值邏輯
3．8．1三態數值模型
3．8．2多值邏輯
3．9元件例化
3．9．1設計通用元件
3．9．2構造程式包
3．9．3元件的調用
3．10配置
3．10．1默認配置
3．10．2元件的配置
3．10．3塊的配置
3．10．4結構體的配置
習題
第4章基本數字邏輯單元的設計
4．1組合邏輯電路設計
4．1．1f]電路
4．1．2三態緩衝器和匯流排緩衝器
4．1．3編碼器、解碼器和選擇器
4．1．4運算器的設計
4．1．5算術邏輯運算單元
4．2時序邏輯電路設計
4．2．1觸發器
4．2．2鎖存器
4．2．3暫存器
4．2．4計數器
4．3存儲器
4．3．1概述
4．3．2隻讀存儲器
4．3．3隨機存取存儲器
4．3．4先進後出堆疊
4．4有限狀態機
習題
第5章數字系統的層次結構設計
5．1硬體的算法模型
5．1．1先進先出堆疊的算法模型．
5．1．2布思一位補碼乘法器的算法
模型
5．2晶片系統的劃分
5．2．1並行接口8255
5．2．2布思二位補碼乘法器的結構化
設計
5．3系統間互連的表示
5．4系統的仿真和測試
5．4．1概述
5．4．2仿真程式的設計方法
5．4．3TEXlO建立測試程式
習題
第6章SOC的體系結構
6．1SOC的結構
6．1．1引言
6．1．2SOC的硬體結構
6．1．3嵌入式軟體
6．2SOC中的嵌入式精簡指令集處理器
6．2．1概述
6．2．2RISC的定義與特點
6．2．3RISC的指令特點
6．2．4RISC的並行處理技術
6．2．5RISC/DSF結構
6．2．6RISC核的設計
6．3嵌入處理器ARM的體系結構
6．3．1概述
6．3．2ARM7系列處理器
6．3．3ARM9系列處理器
6．3．4ARM9E系列處理器
6．3．5ARMl0系列處理器
6．3．6ARMll系列處理器
6．4嵌入式處理器MIPS324Kc的體系結構
6．4．1概述
6．4．2MIPS324Kc嵌入式處理器
6．5SOC的互連機制
6．5．1概述
6．5．2AMBA匯流排
6．5．3CoreConnect匯流排
6．5．4Wishbone匯流排
6．5．5OCp匯流排
6．5．6虛擬元件接口
6．6帶ARM核的嵌入式系統晶片
舉例
6．6．1LPC2100系列高性能微控制器
6．6．2A1191SAM7X系列高性能微控制器
6．6．3AT91RM9200高性能微控制器
6．7嵌入式實時操作系
6．7．1實時作業系統
6．7．2嵌入式實時作業系統概述
6．7．3實時多任務調度
6．7．4信號與信號量
習題
第7章可程式邏輯器件
7．1概述
7．1．1可程式邏輯器件的發展
7．1．2用戶再構造電路和可程式ASIC
電路
7．1．3可程式邏輯器件的分類
7．2可程式邏輯器件的編程元件
7．2．1熔絲型開關
7．2．2反熔絲開關
7．2．3浮柵編程技術
7．3PAL與GAL器件的電路結構
7．3．1PLD的電路表示方法
7．3．2PLD的基本電路結構
7．3．3PAL器件的電路結構
7．3．4通用陣列邏輯GAL
7．4ispLSI系列CPLD
7．4．1概述
7．4．2ispLSI1000系列CPLD的結構特點
7．4．3ispLSICPLD的測試和編程特性
7．4．4ispLSI2000系列CPLD的結構
7．4．5ispLSI3000系列CPLD
7．4．6ispLsI5000V系列CPLD的結構和
工作原理
7．4．7ispLsl8000/V系列CPLD的結構
和工作原理
7．5現場可程式門陣列
7．5．1概述
7．5．2XC4000系列FPGA的結構和
工作原理
7．5．3Spartan系列FPGA
7．6基於HDPLD的系統設計實現
7．6．1設計實現概述
7．6．2器件的選擇
7．6．3HDPLD的設計流程
習題
第8章可程式系統晶片
8．1可程式系統晶片概述
8．2Virtex-Ⅱ系列FPGA的結構和
性能
8．2．1概述
8．2．2Virtex-II系列FPGA的總體
結構
8．2．3Virtex-II系列FPGA的可構造
邏輯模組
8．2．418Kbit可選RAM模組
8．2．5嵌入式乘法器
8．2．6全局時鐘多路緩衝器
8．2．7數字時鐘管理器
8．2．8輸入輸出模組
8．2．9有源互連技術
8．3嵌入式RISC處理器軟核MicroBlaze
8．3．1嵌人式處理器軟核MicroBlaze
概況
8．3．2嵌入式處理器軟核MicroBlaze的
結構
8．3．3嵌入式處理器軟核MicroBlaze的
接口信號
8．4Virtex—IIPro系列可程式片上系統
晶片
8．4．1Virtex—IIPro系列SOPC概況
8．4．2嵌入式PowerPc405處理器核
8．4．3極速雙向串列傳送器
習題
第9章專用積體電路設計
9．1引言
9．2門陣列和門海陣列設計
9．2．1門陣列設計
9．2．2門海陣列
9．2．3門陣列和門海陣列的設計流程
9．3標準單元設計
9．4設計檢驗
9．4．1設計規則檢查
9．4．2電學規則檢查
9．4．3版圖與電路圖一致性檢查
9．5後仿真
習題
第10章可測試性結構設計
10．1大規模積體電路可測試設計的
意義
10．2可測試性基礎
10．2．1故障模型
10．2．2可測試性分析
10．2．3測試矢量生成
lO．2．4故障模擬
10．3積體電路的可測試性結構設計
10．3．1專門測試設計
10．3．2掃描測試設計
10．3．3內建自測試技術
10．3．4系統級測試技術——邊界掃描
測試技術
習題
附錄
附錄AVHDL標準包集合檔案
附錄BIP核一覽表
參考文獻
