研究方向
超大規模積體電路設計與SoC可測性設計研究
教育經歷
2005-2009 博士，上海大學 通信與信息系統專業，SoC可測性設計方向
2001-2003 碩士，上海大學 電子與通信工程專業，軟體無線電方向
1983-1987 學士，上海科技大學 電子儀器與測量技術專業，電子測量方向
工作經歷
1987年-迄今 上海大學（原上海科技大學），歷任講師，副研究員，研究員。
主講本科生課程：系統積體電路設計、積體電路設計、DSP套用。主講研究生課程：數字積體電路的可測試性設計、積體電路測試、SOC（片上系統）設計、超大規模積體電路EDA軟體介紹、DSP套用、微電子EDA軟體和大規模積體電路設計。指導碩士研究生：畢業19名，在讀14名。指導本科生畢業設計：53名。1991-1998年 在上海高創交通監控有限公司（原上海科技大學校辦企業）任高級工程師。
學術活動
上海市科技發展重點領域技術預見專家組成員，多個國際會議和國內期刊審稿人。
近期研究開發工作：
2004-2007年主持完成上海市科委AM基金國際合作項目“套用於SoCTop層ST-Bus結構可測性設計方法研究”（項目編號：0415）。2005-2007年參與完成上海市科委SDC項目“以太無源光網媒質訪問控制器晶片設計”（項目編號：057062019）。2004-2006年主持完成上海市教委科技基金項目“基於VAC-SoC的CSCAN-TBus可測性設計方法研究”（項目編號：04AB62）。2005年主持完成國家863計畫子項目“疊加圖文信息於標準模擬視頻信號用VAC IP標準化與產業化”（項目編號：2005AA1Z1177）。2002-2004年主持完成上海市科委PDC項目“VAC-VSS數模混合ASIC設計與研究”（項目編號：027062031）2000-2001年主持完成復旦大學專用積體電路與系統國家重點實驗室開放課題“專用VAD積體電路設計與測試研究”。目前承擔項目：
2008-2010年主持上海市科委“科技創新行動計畫”項目“10G-EPON 媒質訪問控制器晶片研究”（項目編號：08706201000）。2008-2010年主持上海市科委“上海-套用材料研究與發展基金”國際合作項目“基於雙重均衡策略的HDTV視頻解碼SOC DFT架構研究” （項目編號：08700741000）。
發表論文
1．Zhang Jinyi, Yang Xiaodong, Zhang Dong, et al. Test Scheduling of SOC IP interconnect for Static and SI faults [C]. 2009 IET International Communication Conference on Wireless Mobile & Computing (CCWMC2009), Dec. 7-9, 2009, Shanghai, China, 2009: 102-105（EI收錄）
2．Jinyi Zhang, Wanlin Cai, Jiao Li, et al. Scheduling of Balancing WSC for Minimum IP Testing Time [C]. 2009 IET International Communication Conference on Wireless Mobile & Computing (CCWMC2009), Dec. 7-9, 2009, Shanghai, China,2009: 500-503（EI收錄）
3．ZHANG Dong, ZHANG Jin-Yi, YANG Xiao-Dong, et al. A scheduling method based on virtual flattened architecture for hierarchical SOC [J]. Journal of Shanghai University ( English Edition), Dec.2009, 13(6): 433-437
4．Chen Guanghua, HuDengji,Zhang Jin-Yi. Efficient VLSI Architecture of CAVLC Decoder with Power Optimized [J]. Journal of Shanghai University ( English Edition), Dec.2009, 13(6): 462-465
5．Zhang Jinyi, Zhang Dong, Yang Xiaodong, et al. A Scan Chains Combined-Balance Strategy for Hierarchical SoC DFT [C]. The IEEE 8International Conference on ASIC (ASICON 2009), Changsha, China, Oct. 20-23, 2009, 1: 617-620（EI收錄）
6．王佳，張金藝，林峰等. Wrapper掃描鏈均衡與系統晶片測試調度的聯合最佳化算法 [J]. 上海大學學報（自然科學版），2009，8月，15（4）：336-341
7．Zhang Jinyi, Jiang Yanhui, Lin Feng, et al. Multi-clock SOC Test schedule based on TWC&S [C]. Proceedings of 2008 International Conference on Electronic Packaging Technology & High Density Packaging (ICEPT-HDP’08), Shanghai China, Jul.28-31, 2008: 415-418 (ISTP: 000260248800087, EI: 20084011615670)
8．Zhang Jinyi, Yang Xiaodong, et al. A March-CL Test for Interconnection Faults of SOC [C]. Proceedings of 2008 International Conference on Electronic Packaging Technology & High Density Packaging (ICEPT-HDP’08), Shanghai China, Jul.28-31, 2008: 410-414 (ISTP: 000260248800086, EI: 20084011615669)
9．Zhang Jinyi, Wang Jia, Lin Feng, et al. Research on the characteristics theory of reverse SoC TAM design based dual-balanced strategy [C]. Proceedings of 2008 International Conference on Electronic Packaging Technology & High Density Packaging (ICEPT-HDP’08), Shanghai China, Jul.28-31, 2008: 419-423 (ISTP: 000260248800088, EI: 20084011615671)
10．Li Jiao, Zhang Jinyi. Optimization of hierarchical SOC test time based on genetic algorithm [C]. Proceedings of 2008 International Conference on Electronic Packaging Technology & High Density Packaging (ICEPT-HDP’08), Shanghai China, Jul.28-31, 2008: 424-427 (ISTP: 000260248800089, EI: 20084011615672)
11．Shi Hui, Ran Feng, Zhang Jinyi. Combinational Test Generation for Transition Faults in Acyclic Sequential Circuits [C]. Proceedings of 2008 International Conference on Electronic Packaging Technology & High Density Packaging (ICEPT-HDP’08), Shanghai China, Jul.28-31, 2008: 398-402 (ISTP: 000260248800083, EI: 20084011615666)
12．Jinyi Zhang, Feng Lin, Yanhui Jiang, et al. TAM Optimization and Test Scheduling for SoC Based on Zigzag Design Flow [C]. Proceedings of the IET International Communication Conference on Wireless Mobile & Sensor Networks (IET CCWMSN’07), Shanghai China, Dec. 12-14, 2007: 928-931 (EI: 20091311975701)
13．JinyiZhang, Jia Wang, Feng Lin, et al. IBPTB-based Test Scheduling [C]. Proceedings of the IET International Communication Conference on Wireless Mobile & Sensor Networks (IET CCWMSN’07), Shanghai China, Dec.12-14, 2007: 932-935 (EI: 20091311975703)
14．左慶華，張金藝，周俊. 基於FPGA的動態圖文顯示片上系統[J]. 微計算機套用，2007.11，28（11）：1183-1187
15．Jinyi Zhang, Qinghua Zuo, Tianbao Zhang. Reducing the Power Consumption of the AES S-Box by SSC [C]. Proceedings of 2007 International Conference on Wireless Communications, Networking and Mobile Computing (IEEE WiCOM’2007), Shanghai China, Sep. 21-25, 2007, 3: 2226-2229 (EI: 080311027707)
16．Jinyi Zhang, Tianbao Zhang, Yun Feng, et al. An Adjustable Clock Scan Structure for Reducing Testing Peak Power [C]. Proceedings of 2007 8 International Conference on Electronic Measurement & Instruments (IEEE ICEMI’2007), Xian China, Aug. 16-18, 2007, 4: 373-377 (ISTP: 000251177300087, EI: 20083811550255)
17．JinyiZhang, Qingfeng Zhang, Jiao Li. A Novel TPG Method for Reducing BIST Test-Vector Size [C]. Proceedings of 2007 International Symposium on High Density Packaging and Microsystem Integration (HDP’07), Shanghai, China, Jun. 26-28, 2007: 396-399 (ISTP: 000249124500093)
18．JinyiZhang, YunFeng, JianghuaGui. A Test Wrapper Architecture for Hierarchical Cores [C]. Proceedings of 2007 International Symposium on High Density Packaging and Microsystem Integration (HDP’07), Shanghai, China, Jun. 26-28, 2007: 384-388 (ISTP: 000249124500090)
19．JinyiZhang, JianghuaGui, YunFeng. The Application of Two-dimensional Cellular Automata in Logic BIST [C]. Proceedings of 2007 International Symposium on High Density Packaging and Microsystem Integration (HDP’07), Shanghai, China, Jun. 26-28, 2007: 367-371 (ISTP: 000249124500086)
20．張金藝，熊艷爽. 基於安全充分捕獲技術的多時鐘數字系統測試矢量生成[J]. 上海大學學報（自然科學版），2007.2，13（1）：4-9
2001-2009年期間共發表論文四十餘篇近三年授權與申請的專利：
1．張金藝，李嬌，王佳等. 片上系統中嵌入式邏輯芯核的故障測試系統. 發明專利，申請號200910053852.6，申請日期2009.6.26
2．李嬌，張金藝，施慧等. 10G-EPON MAC（V1.0）晶片. 積體電路布圖設計登記專利，授權號BS. 09500563.3，授權日期2009.12.1
3．張金藝，李嬌，盛強等. 積體電路片上系統中故障的測試系統和方法. 發明專利，授權專利號ZL200510026242.9，授權日期2009.5.27
4．張金藝，李嬌，張雪凡等. Ad Hoc無線感測網路節點報文編/解碼晶片. 積體電路布圖設計登記專利，授權專利號08500160.0，授權日期2008.7.25
5．張金藝，張雪凡，李嬌等. 無線感測網路節點報文信息糾錯編碼/解碼用晶片. 發明專利，申請號200710042742.0，申請日期2007.6.26. 公告號101079682，公告日期2007.11.28
6．張金藝，張俊傑，葉家駿等. SHU2007（ONU IP0702）. 積體電路布圖設計登記專利，授權專利號BS.07500019.9，授權日期2007.11.26
7．張金藝，張俊傑，李明等. SHU2006（ONU IP0606）. 積體電路布圖設計登記專利，授權專利號BS.06500402.7，授權日期2007.3.7
2001-2009年期間以第一人申請和獲授權有關積體電路發明專利4項、實用新型專利2項，積體電路布圖設計登記8項。著作：
DSPs原理與套用教程[M]. 清華大學出版社，北京，2007年11月，出版號：ISBN 978-7-302-15354-2（第2作者）
