積體電路電源完整性分析與管理

基本信息

• 名稱：積體電路電源完整性分析與管理

圖書內容

本書全面論述了電源完整性問題，特別是在納米級工藝下系統晶片的電源完整性的基本概念，揭示了其對於積體電路系統的重要意義，討論了電源完整性問題在小工藝線寬下所遇到的種種挑戰，以及為解決這些問題所引入的先進分析方法、管理技術及可用於設計前期的具有突破性的實用工具。

本書涵蓋了電源完整性問題從基礎理論到先進技術的各個方面，可作為相關專業本科生及研究生的教學指導用書。同時與其他大多數同類書籍相比，該書更強調直觀理解、實用工具和工程實踐，因而對於工作在納米級工藝下，負責信號完整性、電源完整性、硬體設計、系統設計的工程師而言將是不可或缺的參考資料。

目 錄

第1章 功率、功率傳輸及電源完整性

1.1 電動勢

1.1.1 力—電壓類比

1.2 功率

1.2.1 功率的物理類比

1.2.2 電源

1.2.3 電力電子電路與系統的供電

1.3 電源配送

1.3.1 中央直流電源傳輸模組

1.3.2 集成電源配送

1.3.3 電源分配網路

1.3.4 電源配送調節

1.4 電源完整性

1.4.1 電源完整性降低的原因

1.5 練習題

參考文獻

第2章 巨大規模積體電路及其功率挑戰

2.1 指數集成度和半導體尺寸

2.1.1 微處理器體系結構的功率發展趨勢

2.1.2 電晶體尺寸縮小及其影響

2.2 功率和能量消耗

2.2.1 電容充電的功耗和能耗

2.2.2 其他功率損耗

2.3 功率、熱和電源完整性的挑戰

2.3.1 電源完整性和縮放造成的影響

2.4 練習題

參考文獻

第3章 晶片的電源完整性和功率傳輸最佳化

3.1 功率傳輸及效率

3.1.1 最大功率傳輸理論

3.1.2 電源晶片

3.1.3 電源的噪聲和閉環功率傳輸的差分特性

3.1.4 噪聲和電源完整性

3.2 最佳化晶片的功率傳輸：片上電感和格線設計

3.2.1 片上電源格線分析的等效電路模型

3.2.2 負載電流的斜率和電容位置對噪聲的影響

3.2.3 電源格線功耗分布分析

3.2.4 帶片上電感的電源格線的魯棒設計

3.3 電源格線成本因素的折中分析和設計

3.3.1 功率傳輸格線設計的成本因素

3.3.2 功率傳輸格線設計的折中分析

3.4 練習題

參考文獻

第4章 電源完整性預分析及抽象

4.1 工藝，電壓和溫度：設計驗證

4.1.1 電源波動分配

4.2 後端和前端電源完整性分析

4.2.1 積體電路中的電源完整性分析差距

4.2.2 前端電源完整性分析

4.2.3 晶片組件的抽象

4.3 高層次抽象模型的仿真環境

4.3.1 連續介質模型

4.4 抽象和電源完整性實例分析

4.4.1 最佳片上電源網路設計

4.4.2 系統級前端仿真

4.5 本章小結及鞏固

4.6 練習題

參考文獻

第5章 電源完整性分析與EMI/EMC

5.1 引言

5.2 通過電源分布網路產生和傳播的噪聲分析

5.2.1 電源和接地噪聲來源

5.2.2 PDN中目標阻抗的計算

5.2.3 來自PDN阻抗的電源—地噪聲評估

5.3 降低PDN中噪聲的去耦電容建模

5.3.1 板上去耦電容

5.3.2 封裝級去耦電容

5.3.3 片上去耦電容

5.4 電源傳輸網路中的電流設計方法學

5.4.1 第一步：儘可能地減小PDN的電感

5.4.2 第二步：板上去耦電容的使用

5.4.3 第三步：封裝去耦電容的使用

5.4.4 第四步：片上去耦電容的使用

5.5 建模方法

5.5.1 低頻近似

5.5.2 高頻方法

5.5.3 數值方法學分類

5.5.4 數值方法比較的一個實例研究

5.6 數值方法

5.6.1 積分方程方法

5.6.2 差分方程方法

5.7 電源和信號傳遞分析方法及限制

5.7.1 基於工具範疇的限制

5.7.2 工具限制的例證

5.8 電源完整性——電磁干擾檢測分析

5.8.1 PDN組成部分及相關電源完整性問題

5.8.2 由SSO/SSN高電流暫態產生的系統級電源軌噪聲

5.8.3 封裝和PCB的平面共振

5.8.4 系統級去耦最佳化

5.8.5 迴路參考平面的不連續性

5.9 現有的EMI技術的優勢和局限

5.10 早期的電源完整性檢測、EMI建模及分析流程

5.10.1 早期電源完整性組成部分——檢測EMI流程

5.10.2 版圖設計、提取及模型建立

5.11 SI、PI和EMI總結

5.12 練習題

參考文獻

第6章 電源分配建模與電源完整性分析

6.1 引言

6.2 電源分配格線的建模

6.3 電源分配模型的數值分析

6.4 差模噪聲與共模噪聲

6.5 驗證與誤差分析

6.6 片上匯流排開關電流建模

6.7 匯流排模型的驗證

6.8 用以減小電源分布噪聲的匯流排偏斜

6.9 實例研究：電源分布噪聲的降低

6.10 練習題

6.11 附錄一公式(637）的方程係數推導

參考文獻

第7章 有效的電流密度和連續模型

7.1 電路和模型簡化

7.2 有效電流密度的定義

7.3 有效電流密度和虛擬電流

7.4 有導體，絕緣體，和其他組件的網路的對稱性

7.5 使用ECD的一個連續模型

7.6 一個基於連續性模型的IC版圖仿真

7.7 連續性模型與SPICE模型對比

7.8 納米級CMOS積體電路的模型最佳化

7.9 練習題

參考文獻

第8章 考慮電源完整性的晶片布局規劃與設計

8.1 電源完整性設計：納米時代下的考慮

8.1.1 系統要求

8.1.2 晶片成本

8.1.3 性能

8.1.4 功耗最小化

8.1.5 其他考慮

8.2 電源完整性設計：技術

8.2.1 功耗管理

8.2.2 電源格線設計

8.2.3 晶片布局規劃和去耦電容

8.3 電源管理和電源完整性

8.3.1 電源管理技術

8.3.2 電源完整性的含義

參考文獻

第9章 積體電路與系統中的電源完整性管理

9.1 晶片級電源完整性管理

9.1.1 主要技術

9.1.2 片上噪聲測量和建模

9.1.3 依賴於電壓的去耦電容

9.1.4 優勢和技術

9.2 系統級和封裝級的PI管理

9.2.1 系統級的PI管理

9.2.2 封裝上安裝的電容

9.2.3 有源封裝和有源噪聲調節

9.2.4 封裝PI管理小結

9.3 練習題

參考文獻

第10章 集成技術，發展趨勢及挑戰

10.1 晶片級集成

10.1.1 低功耗系統的器件結構

10.1.2 受益於多個獨立柵FinFET 結構的套用：SRAM

10.1.3 器件結構總結

10.2 封裝級集成

10.2.1 先進封裝技術

10.3 電源完整性管理模組的集成化趨勢

參考文獻

補充閱讀材料

附錄A ECD連續模型的推導

附錄B 平面電路的亥姆霍茨方程的推導